есть клоковый сигнал 100M , передаваемый по UTP кабелю , в него закрадываются изредка помехи , которые сбивают работу на приемной стороне. Длительность помехи до 100nS ( 10 периодов).
фазовый шум некритичен особо, тактируется плиска.
программируемые микрухи типа CDCE913 не подходят , очень нежелательно программирование как таковое.

какой бы простенький PLL туда поставиь? на триггерах что-ли делать как в прошлом веке? XOR не подходит по ширине захвата для простенького ГУНа.

может что-то типа AD9901 Вам подойдет?

А разве ADF4360-8 или ADF4360-9 не подойдёт? Или требуется что-то дешевле, чем 3$?

http://www.silabs.com/products/clocksoscil...ult.aspx#Matrix на этой странице в матрице продуктов, например, Si5317 - пин программируемый очиститель клоков от 1 до 710 МГц. План 132 как раз на 100МГц центральной
http://search.digikey.com/scripts/DkSearch...ame=336-1920-ND - 100МГц версия чипы. Но ток потребления...
Есть еще ICS9DB202, ICS874002, ICS9DB202-01, ICS874003 - может тоже пойдут и на Диджики вроде были
Ну и если смотреть по lock time, то и CY2304 могли бы пойти

Сообщение отредактировал ledum - Oct 13 2010, 09:24

Всем большое спасибо ! Отдельная благодарность ledum, жаль некуда звёздочки прибавлять .
по совокупности параметров пока нацелился на CY2304SI ,буду пробовать, параметров по PLL фильтру маловато.
Si5317 конечно лучше в принципе , но стоимость и жручесть не позволяют её поставить. AD9901 тоже неплохо. ADF4360 требуют мелкопроц для инициализации.

Можно просто ПАВ-фильтром обойтись

нельзя, к сожалению. Групповое время задержки и его нестабильность от образца к образцу + пульсации ГВЗ таковы что о совпадении фазы клока с фазой данных (по другой паре прут) можно забыть. Подбирать или подстраивать нельзя - девайсов много и это геморрой.

Кстати, микроконтроллер совсем необязательен: первые N периодов встроенный ГУН будет генерить что-то близкое к 100 МГц, в этот период времени можно самой ПЛИСиной и сделать стартовую инициализацию ADF4360 и заФАПЧеваться как раз на 100 МГц. Ресурсов ПЛИС уйдёт не так много, если это современная FPGA. С CPLD всё значительно хуже.

еще проще на CPLD организовать ЧФД и зафапчевать простенький ГУН. Ресурсов меньше надо. Такой вариант тоже прорабатывается, как вариант.

Какой период помехи? Успеет ли PLL после переходных процессов восстановить нужную фазу сигнала?

Такой вариант тоже хотел предложить (честно-причестно ), но не осмелился после Вашего опыта работы с HMC702! Да и по деньгам может тож на тож выйти. Да Вы и не ответили, какой бюджет Вас устроит. Если копейки - то счётчики и частотно-фазовый детектор лучше всего на высокоскоростной логике лепить (мне самому от этого предложения как-то дурно, начинаю чувствовать себя радиолюбителем с казуса или цкухама). Но мы же всё-таки профессионалы, нам негоже такое лепить.

Так тау же чётко написАл в стартовом посте

т.е. как я понял нужна частота сравнения ФАПЧ должна быть ниже 10 МГц, а частота среза ФНЧ соответственно ниже 1МГц.
Не самые крутые требования для ФАПЧ, но для высокой надёжности лучше было бы ФАПЧевать не просто VCO, а VCXO. Всё зависит от бюджета и ТЗ.

больше чем 10 mS период . длительность 10-100nS. Успеет или нет - будем посмотреть. Я исхожу из того, чтобы за 0.1-1uS фаза не ушла более 2 nS.


бюджет такой - 20 баксов много, 1 бакс - подозрительно дешево. Где-то в этом диапазоне. Чем меньше тем лучше, но и другие параметры влияют на выбор - потребление, площадь на плате , надежность, технологичность.

я старый радиолюбитель , бывает, меня заносит.

Не подумав задал вопрос, дело было к вечеру. Возникли ассоциации с синтезатором частоты и внутренним воздействием на кольцо PLL (изменение коэффициента деления), ну и соответственно время перестройки (установления фазы) от десятков мкс до единиц мс.
Тогда другой вопрос: важна ли синхронность передачи, можно ли исключить тактовый сигнал и ввести блочное кодирование с коррекцией ошибок и разными опорами с двух сторон?

в принципе можно , теоретически, но для данной задачи CPLD будет работать почти на максимуме скорости , поэтому разные опоры с двух сторон не подходят из-за разбега фазы тактирования. Синхронность важна. Блочное кодирование используется, но хочется его укрепить синхронным восстановленным клоком.

Поясните, как Вы собираетесь для очистки от джиттера использовать CY2304, ведь это всего лишь Zero Delay Buffer.
Хотя и с PLL и возможным умножителем и делителем на 2 ( в зависимости от индекса чипа ).
Что в итоге Вы применили?