Добрый день, des00!
Цитата(des00 @ Jan 29 2006, 11:16)
У меня не много другая ситуация и по поводу первых "пристрелок" лучшим вариантов выглядит вариант с сигналом разрешения.
Насчет вопроса про CLK, CLK2 меня вот что интересовало,
в своей схеме я делаю сигнал разрешения (CLK) на тригере, и потом сигнал с этого тригера идет на входы разрешения блока работающего на частоте CLK2.
Такой вариант правильный. В этом случае сформированный сигнал разрешения будет синхронен очевидно к CLK, а также и к CLK2 (CLK и CLK2 формируются блоком DCM (PLL и т. п.)). В разбеги фаз будут учтены.
Цитата
Вот я и по думал а нужен ли этот тригер, если можно снять этот сигнал с DCM(CLK) и так же подать на входы enable блока работающего на частоте CLK2. Плюсы такого решения в том, что для сигнала разрешения используеться линия с большим fan-out.
Таким образом ИМХО я бы делать не советовал, поскольку есть очень большая вероятность пападать фронтами переключения сигнала разрешения в критичный промежуток предустановки/удержания, что приведет к ошибкам. Если у меня не изменяет память, то по-моему вывести сигнал разрешения в первом варианте реализации на глобальную цепь (линия с большим fan-out) можно.
Цитата
Потом я подумал, а что если просто тактировать НЧ часть от CLK, а ВЧ от CLK2, если бы клоки были синхронны то проблем с метастабильностью не было бы и просто потребовалась бы перетактирование сигналов от НЧ к ВЧ части на 1ом тригере, а не на 2-х.
Не могли бы вы прояснить данную ситуацию ?
Совершенно верно, никакого 2-х тактного подтактирования в данном случае не требуется. Клоки получаются синхронные (CLK и CLK2), все разбеги учитываются.
У нас практически постоянно возникают подобные задачи. Вышеописанные принципы синхронизации многократно реализовывались и аппаратно проверены для нескольких технологий, в том числе Xilinx (DCM) и Actel (PLL). Пока проблем связанных с этим не встречалось.
Гуру посоветуйте!, какой подоход к мультиклокову дизайну лучше (+)
Jan 30 2006, 12:05
