существует ли возможность для HDL описания soft_cpu, примерно автоматически , получить simulator (или даже больше - из gate way level - true cycle ) но не качества waves - а именно уровня soft_cpu инструкции ,

я как вижу найболее часто - пишут полностью свои и новые cимуляторы, SystemC и тд не особо используя или я еще не все увидел ?

смотрел и leon и opensparc...

Сообщение отредактировал DevL - Oct 25 2010, 17:56

я, честно говоря, ничего не понял. если вам трудно изъяснятся по-русски, опишите вашу проблему, пожалуйста, по-английски (ну, на крайний случай по-немецки, попробуем разобраться).
я правильно понял, что вас интересуют среды генерирующие soft процессоры с ISA под конкретную область применения? если так, то такие генераторы есть, но они как правило не дешёвые.
PS: кроме того по ярдам на форуме существует специальная ветка по соседству http://electronix.ru/forum/index.php?showforum=164 . эта ветка в основном по вопросам связанным с языками HDL

извиняюсь за некоторую грубость мысли и самого изложения

если перефразировать -
во многом - cимуляции сводятся к waves виду и требуют прохода через симулятор, modelsim etc
true-cycle симуляция это несколько другое - без modelsim прогоняется подопытная программа и выдает разную информацию, как то - количество затраченых циклов и тд
( как в случае SAS - Instruction accurate SPARC Architecture Simulator , из оpensparc )

но вопрос вот в чем - этот SAS, как бы не сильно завязан на оригинальную модель HDL/RTL, те написан отдельно,
но почему ?

стоит еще больше описать ?

PS пожалуй да, промахнулся под-форумом, как бы перенести ?

в более принятых терминах , под "true-cycle симуляция" я подразумевал Instruction Set Simulator/ISS

ну раз вам никто не отвечает, то отвечу я (хоть это и не моё).
серьёзные процессоры слишком большие штуки чтобы их симулировать на низком уровне в стандартном симуляторе. как правило вам нужно сгенерировать слишком сложные последовательности, чтобы проверить все корнер кейсы. поэтому симулировать их предпочитают с реальной софтиной. для этого нужна ISS модель, а вот абстракция ниже ISS будет слишком тяжела для рабочей станции, поэтому ISS как правило скомпилированные в машинных код модели без лишней семантики. из RTL модели вам на ISS уровень автоматически не перейти (можно наоборот ссинтезировать RTL и запустить его на аппаратном симуляторе), но поведенческую модель на каком-нибудь из HDL сделать можно - будет работать намного быстрее чем RTL, но всё равно неудовлетворительно по сравнению с бинарником, т.к. всё-равно модель исп. прокладку в виде симулятора, поэтому привлекательным является SystemC, который на самом деле C++ а значит ISS(поведенческую) модель написанную на нём можно скомпилировать в исполняемый файл и исполнить как и типичную специализированную ISS модель.
алаверды

2 CaPpuCcino

// sorry za translit

spasibo!

chto mojno schitaty kak "серьёзные процессоры" ? nachinaya s kakogo urovnya?

kak to stranno chto osobo ne vidno proektov na SystemC - hotya ja prismatrivausy i k nemu

kak naschet Mentor Codelink?

начиная с любого суперскаляра с out-of-oder исполнением

я не знаю этого человека

ok, ponyal

eje bolee protiksya trudnostyam razrabotki

chtital o Intel i Atom/Nehalem on FPGA i kolozestvah FPGA - sovsem drugoy uroveny,
kstati - bilo by interestno uznaty bolshe o AMD a takje NVidia ...

ili vnutri FPGA uje stanovitsya "tesno" dlya CPU arch. teams