Подскажите как можно защитить исходный код Verilog?
чтобы допустим передать кому-то реализованную функцию для использования в чужих проектах, но не передавать исходный код.
поискал по форуму и в инете, но не понимая что именно ищу пока ничего путного не нашел.
Работаю 20ns в сутки.