При проектировании МПП возникло несколько вопросов относительно стека слоев МПП вплане реализуемости самой МПП. Думаю отталкиваться от примерно таких стеков:
а)1-TOP, 2-GND, 3-POWER, 4-GND, 5-SIGNAL, 6-GND, 7-POWER, 8-GND, 9-SIGNAL, 10-GND, 11-BOTTOM;
б)1-TOP, 2-GND, 3-SIGNAL, 4-GND, 5-POWER, 6-GND, 7-SIGNAL, 8-GND, 9-POWER, 10-GND, 11-SIGNAL, 12-GND, 13-SIGNAL, 14-GND, 15-BOTTOM.
(POWER, GND - плэйны по которым, вероятно, может лечь часть проводников). Хотелось бы иметь все внутренние сигнальные слои и слои питания изолированными слоями земли, это связано с требованиями по помехо- и шумо-защищенности.
Вопросы:
1. Понятно, что число слоев нечетно, посему хотелось бы узнать - насколько это реализуемо и каким образом можно довести такой стек до четного числа?
2. Какие толщины слоев возможно выбирать при проетировании стека, как слоев металлизации, так и слоев диэлектрика? Где разместить prepreg, где core? В имеющемся документе duraver_fr4.pdf, скачанном с ncab.ru, указаны минимальные значения толщин слоев диэлектриков - 3mil, у нас же имеется в наличии несколько референсов с использованием толщин 2mil. Насколько возможно использование дробных значений толщин как для толщины диэлектрика, так и толщины слоя металла? Какова должна быть конечная толщина платы(или это не имеет особенного значения)? Толщины слоев имеют значение, т.к. потом по ним будут расчитываться геометрические размеры проводников, удовлетворяющие определенным импедансам. Плата будет вставляться в разъемы PCI и PCI-Express.
3. Хотелось бы иметь стек переходных отверстий(ПО), который бы включал в себя глухие ПО 1-3, 1-5, 1-7, 1-9 слоев. Как релизовать такие переходы? Одним ПО, составными ПО и каким образом? Какие требования должны быть учтены при закладывании стека с такими ПО.

Есть. Запросите расчет у производителя ПП и он даст все, включая оценку стоимости.
Но у меня такое подозрение, что вы просто проводите обзор, что есть.
Мне приходилось работать с приведенным стеком, таким же на 10 и 12 слоев.
Но я был против. Всегда пара слоев а то и больше можно было убрать.

А для какого конкретно материала?

kstk
Сейчас трассирую примерно такую же плату как и у вас (2 BGA 1136 pitch 1 mm, 2 DDR3, MTG), используемая структура - в прикрепленном файле.
Волновое - 50 Ом при ширине в 0.15мм Вполне достаточно 4-го класса (за исключением дифф.пар), ПО 0.3/0.55 мм Толщины 200 микрон - это core, 180 микрон - prepreg.

При желании пару плэйновских слоев можно срезать.

На какие грабли можно налететь если совместить PWR1, PWR2, PWR3 след. образом

Sig - GND - Sig - GND- ... - Sig - PWR1 - PWR2 - PWR3 - Sig

Насколько сильно будут влиять друг на друга PWR ?

Зависит от того что от этих PWR питается, от толщины диэлектрика между ними и от площади перекрытия.

pwr в данном случае ядро , порты, драйверы приемо/передатчиков, аналоговое питание и т.д (плата цифро-аналоговая ). Суммарные расчетный ток, потребляемый платой, порядка 3 А.
Толщина диэлектрика - 130..150 мкм .
Теоретически, насколько я понимаю, питающие напряжения через паразитную индуктивность будут наводить шумы друг на друга. Вопрос лишь насколько большие ?

Как альтернативу рассматриваю след. стек, где pwr чередуется с gnd

Ну и через паразитную ёмкость тоже

Думается лучше сделать симметричный стэкап, причем пары слoёв земли-питания для быстрой цифры лучше расположить поближе к стороне на которой будут располагаться потребители (например ядро ПЛИС). Это несколько уменьшит индуктивность переходных отверстий для земли-питания. Ну и все внутренние сигнальные - по возможности stripline.

спасибо, Артем.

Допустим есть стек

sig1
gnd
vcc1
gnd
vcc2
sig2

Пойдет ли возвратный ток сигнала, находящегося на sig2 через vcc2 , если драйвер данного сигнала питается от плэйна vcc1 ?

Ток течет по пути наименьшего импеданса. Значит для цифровых сигналов с крутыми фронтами (т.е. с широкой полосой) основная часть тока течет по пути наименьшей индуктивности. Для сигнала на слое sig2 таким путём является слой vcc2 (а вернее узкая полоса непосредственно под сигнальной трассой). И только возле драйвера возвратный ток должен будет перейти с vcc1 на vcc2. Из этого следует что нужно слои vcc1 и vcc2 связать по ВЧ, иначе цепь будет излучать. Ставить конденсатор в непосредственной близости от перехода между двумя питаниями как то не очень хочется, поэтому лучше в стекапе поменять местами vcc2 и gnd2 и прошить gnd1 и gnd2 переходными, особенно в близости от места, где сигнал меняет опорный слой.
Получим стэкап:
sig1
gnd1
vcc1
vcc2
gnd2
sig2

Конечно, vcc1 и vcc2 будут иметь определённую ёмкостную связь, в зависимости от толщины диэлектрика между ними, и нужно смотреть не вызовет ли это проблем, например, в аналоговой части.

Здравствуйте уважаемые. Может быть не в тему, но меня интересует вопрос,по поводу расположение плейнов GND, в структуре слоёв.
Вот пример стандартного стека-
1 TOP
2 GND
3 PWR
... n-е кол-во слоёв.
10 PWR
11 GND
12 Bott

Или например так
1 TOP
2 GND
3 PWR
... n-е кол-во слоёв.
10 GND
11 PWR
12 Bott

Понятно , что слои питания PWR и GND должны быть парными и идти подряд, чем ближе тем лучше.

Интересует вопрос ,может ли слой PWR идти сразу после TOPа, или после Bottomа
т. е. структура будет такой

1 TOP
2 PWR
3 GND
... n-е кол-во слоёв.
10 GND
11 PWR
12Bott

Возможно землю заливают во втором слое, для того чтобы наводки из внешнего мира не проходили внутрь платы, но ведь никто не мешает залить TOP и Bottom землёй. И полностью залитый слой PWR тоже не пропустит наводок.

Желание сделать именно так возникло из-за того ,что все цепи с контролируемым импедансом проходят в 4 слое (относительно Top) и в 4 слое (относительно Bottom), соответственно нужно иметь хорошую опору для них( не разрезанную цепями питания)

А вот так не хотите?
1. Top
2. GND
3. In2
4. In3
5. GND
6. PWR
7. etc

Для трассировки внутренних слоёв это ,конечно, хорошо, но слой питания я не могу просто выкинуть, Питания достаточно много на плате.
PS: Интересует логика, почему земля идёт второй на плате. формально она ничем не отличается от PWR, кроме полярности.

Ну можно же продолжить так:
7. PWR2
8. GND
9. etc
Вы же сами привели аж 12 слоев, неужели туда не вместить питания?


Ну вот как раз чтобы были опорные слои для контроля импеданса. Для топа и In1 это слой 2. GND.
Для четвертого, как Вам и хотелось, это - 5. GND.

Вот стек, который я имел в виду.
Слой PWR пока пустой.
14 номиналов напр. питания.
Возможно придётся дублировать питание ядра. (Так сделано в КИТе)

Сообщение отредактировал mikad - Nov 12 2010, 15:40