Всем привет.

Нарисовал схему для альтера epm1270.
Развожу в квартусе....

у меня 8-битная входная шина данных (data_in). с этой 8-битной шины данные идут на 24-битный сумматор, работающий за 1 такт.
сумматор суммируется сам с собой (аля sum = sum + data_in).

логикой работы сумматора управляет "синхронная логика" - т.е. глубоких комбинационных схем нет

частота нужна 150 МГц.



Если ставлю регистр по входу (data_in), то частота начинает занижаться на 20 МГц - квартус дает 130 МГц, убираю 150 МГц.



При занижении ругается на критичный путь от входного регистра до выхода сумматора...


сделал сумматор 2-х тактным, а также убрал логику разрешения работы сумматора (всегда разрешен) - ситуация вообще не улучшилась




Подскажите, в чем беда? может буз входного регистра можно обойтись?


спасибо

Сообщение отредактировал essev - Nov 11 2010, 21:38

Вот именно что вы долбаетесь - а вы проанализируйте ситуацию. Я вам дал код - он устраивает? Если нет, он лучше? Если лучше, то за счет чего? Непонять так - отсинтезировали, посмотрели RTL схему. Поняли. Нельзя ли это улучшение использовать еще раз? Можно. Вот и действуйте.

Скажите, пожалуйста, а если я включил в квартусе Physycal Syntesys Optimization и частота почти стала равна нужной мне, то схема в железке с ума не будет на ровном месте сходить?

Похоже, это предел работы для MAX. Если показывает частоту 130 MHz, то только такую и можно гарантировать рабочей. Все "извращения" мало чего дадут.
Нужно изменить требования задания. Например, зачем счетчик на 24 разряда? Если вход 8-разрядный. Значит, когда-то куда-то подсчитанное значение забрасывается? Чаще забрасывайте, а разрядность уменьшите.

Я ж Вам на пятерке под 200 сделал.

но за два такта

Нет никаких проблем ссделать счетчик хоть на 64 разряда с быстродействием
сравнимым с 2-х разрядным регистром сдвига.

Как это? А распространение переносов по всем разрядам счетчика?
Например 0xffffffffffffffff + 1

За один такт. В конвейере.

Это вопрос терминологии. У вас в каждом такте будет выдаваться результат. Причем, старшая часть будет содержать результат от предыдущего суммирования, а младшая от последнего.
Чтобы их выровнять, неплохо бы и младшую часть результата задержать на такт.

Распространение переноса надо уметь готовить и счетчик колоть на части.

Вот покопался и нашел проектик 2003 года (MAX+PLUS II/AHDL/GDF), просинтезил
Вот результаты:

- synchronous 64-bit loadable, down counter, asynch. reset
205,75 MHz для EPM1270F256A5 по Classic Timing Analyzer (Quartus 9.0)

P.S.
TimeQuest показал 300.03 MHz.
Кому верить не знаю - Altera давно не занимаюсь.

Правильно, так можно и на 1024 разряда сделать счетчик. С конвейером. С латентностью.
Автор темы хотел за такт получать результат.
Как пример, можно обычных микросхем - счетчиков соединить друг за другом, выход предыдущего - на клок следующего. И - никаких проблем с быстродействием. Весь счетчик будет считать на максимальной рабочей частоте, как для одной микросхемы.

"выход предыдущего на клок следующего" и не будет синхронного счетчика - со всеми вытекающими....

А с остальными доводами - согласны?
Не обязательно так, как написал, делать. Есть сигнал переноса у счетчика. Его подавать на разрешение следующей микросхемы. А чтобы эти сигналы все были короткими (один период тактовой частоты), их можно на триггерах формировать.

С этим согласен. С конвеером для переноса. При чем тут латентность не понял...

TOPICSTARTER-у

Интересная ссылка
http://www.aoki.ecei.tohoku.ac.jp/arith/mg/index.html

Сгенерите себе, что Вам больше подходит.
Ну и промоделировать не мешает, конечно...

Может промоделируете, а потом уж советы?