Всем привет.



У меня следующий маршрут проектирования:

FPGA Advantage -> Precision Synthesys -> общий vhdl файл проекта

Подсовываю этот vhdl файл Квартусу 9.0 и хочу посмотреть состояние выходных портов в Сигнал Тап. Каждый порт, согласно моему описанию vhdl, содержит dff триггер.

Нахожу в Сигнал Тапе в Квартусе 9.0 - Pins all и нахожу нужный мне порт, которую хочу "обстрелять".

Но при анализе в Сигнал Тапе ничего нет - времянки пустые. Хотя проект вроде отрабатывает как нужно...


Кидаю проект в Квартус 6.0. Делаю все аналогично как выше и времянки отображаются...



Что я делаю не так? Надеюсь, выходные порты не надо обзывать как виртуальные пин, чтобы Квартус 9.0 дал мне их "посмотреть"

тут гляньте: http://electronix.ru/forum/index.php?showt...&hl=noprune

Вообще-то, насколько я знаю, имменно пин посмотреть нельзя. Хотя, может быть я путаю с двунаправленными пинами. Сейчас проверить не могу. 
UPD
А, вот. Нашел.

Спасибо - попробую вечером сделать через виртуальный пин. Вот только вопрос - будет ли виртуальный выходной пин гарантией того, что в Сигнал Тап нужный мне сигнал будет "отображаться"?






Странно, что Квартус 6.0 нормально выходной пин отображает, а Квартус 9.0 не хотит...

А зачем виртуальный пин? Заведите в сигналтап тот регистр/провод который управляет выходным регистром (или пином если выходной триггер не используется). Хотя, чисто теоретически, если пин выходной (не входной и не двунаправленный!) то цепи свободные имеются для того чтобы использовать их сигналтапом.

да, будет. но вы точно внимательно смотрели ту тему? там есть способ запретить квартусовскому оптимизатору выбрасывать любой регистр.