QUOTE (DmitryR @ Dec 27 2010, 14:38)
Для начала стоит убедиться, что всем входам назначен Fast Input Register.
Было указано.
QUOTE
Далее, сигнал строба также имеет смысл сначала защелкивать, а потом использовать.
Спасибо, делаю след образом
CODE
reg adc_frame_d;
always @(posedge adc_clk0)
adc_frame_d <= adc_frame;
где adc_frame - строб FCO
соответственно контрейн
CODE
create_generated_clock -name {adc_deser_small:adc_mod1|adc_frame_d} -source [get_ports {adc_frame}] -divide_by 1 -multiply_by 1 [get_registers {adc_deser_small:adc_mod1|adc_frame_d}]
Слаки положительные, но timequest дает варнинг.
QUOTE
Warning: No paths exist between clock target "adc_deser_small:adc_mod1|adc_frame_d" of clock "adc_deser_small:adc_mod1|adc_frame_d" and its clock source. Assuming zero source clock latency.
Что бы это значило ?
Modelsim по прежнему выдает не корректные результат post fir simulate
Десериализатор для LVDS данных АЦП на Stratix3, не корретные результаты post fit simulation
Dec 27 2010, 11:34
