В моём понимании, неоптимальное размещение дает большие длины линий(сопротивление), а фанаут дает большую емкость нагрузки. Соответственно, улучшить результат можно, оптимизируя и то, и другое.
Или я неправ?


Можно как-то ограничить его стремление к повышению фанаута? Чего включить/выключить надо.

Это для ASIC. Для FPGA считайте грубо, что задержка сильно коррелирует с длиной (почти линейно) линии и слабо коррелирует с фанаутом (растет линейно при экспоненциальном росте фанаута).


Не заморачивайтесь, только время потеряете.

p&r в ise настолько тупой, что самое тривиальное размещение модулей по кристаллу в planahead даёт отличные результаты по частоте и времени имплементации.

От разработчиков placer-ов почему-то годами скрывают существование регулярных структур и требуют размещения по принципу минимального расхода проволоки и близости к вымышленному пупу чипа.

Хаппи энд случился?

Прокоментируйте, народ, такой парадокс.
Если я добился в Post-Route и самом медленном Speed grade-2 устойчивой работы проекта в Model Sim, но при смене Speed grade-3 (шустрее!) вижу как валится проект на ровном месте(не должно быть такого в моём понимании).
Казалось бы, стоило расслабиться! Я в лёгкой прострации...

Схема поди не синхронная или констрейны заданы не верно (или не заданы). Других вариантов нет.
А зачем Post-Route в моделсим засовывать?

Схема синхронная под единую 100Мгц. Собственно, в констрейнах только это и было прописано...

Там же большее приближение к истинным задержкам! Глюки в нём как раз и просматриваются...

А зачем вам истинные задержки? Именно вам? Пускай временной анализатор этим мучается.

Вообще в данной теме это офтоп и нехорошо. Создайте новую тему, если нужно.

Почти, но не совсем.
Т.е. при заполнении 44% всё вполне себе.
Но при заполнении микросхемы 86% при выполнении MAP в компьютере заканчивается память .

Сообщение отредактировал Koluchiy - Jan 19 2011, 08:00

Ну вы поделитесь как победили.

Странно по поводу памяти. В спартане6 вроде ничего страшного нет: http://www.xilinx.com/ise/products/memory.htm.

Поведенчески проект совершенен(ModelSim)
До заливки в железо провериться всегда полезно с приближенными к реальности задержками...

Извините! Тема спала...
Я посчитал, что времянки здесь тоже цепляют такой вариант.
...Я просто воспользовался поиском и не стал новый топик из такого пустяка создавать.
Как решат модераторы?

Ну, во-1х, пока не победил, ибо 86% пока откомпилить не удалось.

А в остальном - собственно, все рецепты здесь перечислили.
1) Включение всех оптимизаций по скорости (в Synplify - тоже).
2) Ручная расстановка отдельных блоков. Я расставлял блоки памятей, причем делал это в общем "по наитию", но эффект это дало очень заметный.
3) Развязка отдельных блоков между собой при помощи промежуточных триггеров (можно это назвать конвейеризацией). Т.е. если нет разницы, через сколько тактов придет такой-то сигнал из блока А в блок Б, то между А и Б ставятся триггера, которые делят путь на участки.


Ну вот там вот написано, что для S6 150LXT в пике 2300 МБайт.
А у меня их 2 гига...
Собственно, память закончилась тогда, когда я на 86% заполнения включил Global Optimization.

Т.е. ручная расстановка + переделка схемы. Понятно.
По пункту 3 можно было в таком случае и мультицикловыми констрейнами обойтись.

На расстановку еще влияет cost table. Можно запустить на ночь смарт эхплорер, пускай перебирает пока не найдет подходящий вариант. А потом фиксить.

Global optimiztion в моей практике может помочь дотянуть чуть-чуть, но не может помочь кардинально, а ресурсов (в основном времени) жрет много. Поэтому я бы его не включал. Если у вас компилируется без него - расскажите, что получается.

А памяти не жалейте, она же дешевая. Если написано пик 2300 - значит надо иметь минимум 4 гига: эти пики оказываются, как сами видите, вполне достижимыми. Да, придется поставить шестидесятичетырехразрадную операционку, но двенадцатый ISE в ней уже вроде полностью живет.