Цитата(disel @ Feb 1 2011, 17:32)
Вы бы полностью примеры выложили, с временным отчетом. А также его конкурента на ХДЛ, также с отчетом.
Поразительно, но тот пример, что я приводил, в отчёте Clock Information , что в Design Summary, явно показывал выигрыш около 0.5нс при Speed Grade: -2
По приведенному фрагменту, схему которого я приводил(странно, что вызвало интерес!)
Цитата
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity log_fd is
Port ( clk : in STD_LOGIC;
dddin : in STD_LOGIC;
en : out STD_LOGIC);
end log_fd;
architecture fd2 of log_fd is
signal dd1 : STD_LOGIC;
signal dd2 : STD_LOGIC;
begin
ffr: process (CLK)
begin
if CLK'event and CLK = '1' then
dd1 <= dddin;
dd2 <= dd1;
end if;
end process;
en <= dd1 and not dd2;
end fd2;
Кстати, в одном из вариантов, скачок быстродействия получился, когда элемент И я спрятал в следующем за этим формирователем автомате(Копилятор методично показывал критичный путь именно в этом месте)
По всей видимости графические примитивы групируются на ПЛИС иначе, без учёта всего дизайна. Это скорее всего и вызывало узкое место, понижая цифры в отчёте
Minimum period: хххх ns (Maximum Frequency:ххххх MHz)
Тут важен сам подход. Мне пришлось перелопатить весь проект (около 20 мест) в таком-же ключе и с другими схемами в прототипе... ничего не меняя по архитектуре
Сообщение отредактировал Мур - Feb 3 2011, 06:55
Особенности разводки проектов в ISE, сделал для себя важое открытие
Feb 2 2011, 08:13
