Использую коргеновское фифо версии 4.3 в котором запись и чтение выполняется по разным частотам.



Не понимаю назначение выводов rd_data_count, wr_data_count. В документации сказано, что rd_data_count - количество двордов, доступных для чтения, а wr_data_count - количество записанных двордов.

Как это фифо подключить к Aldec'у?

в fifo core xilinx есть функция преобразовывать одну разрядность входную в другую разрядность выходную, 64 to 8 bit к примеру, может поэтому два вывода с числом слов. одно ведет подсчет для 64 другое для 8, там вряд ли сказано что dword , зачем так делать.

Сообщение отредактировал Kirill_Good - Feb 25 2011, 19:05

CoreGen сделал Вам wrapper для fifo его и подтягивайте к aldec.
Для моделирования wrapper ссылается на файл из XilinxCoreGenLib,
найдите этот файл и подключите к проекту. А в файле wrapper уберите
в use ссылку на папку XilinxCoreGenLib, пусть сразу ищет файл в проекте.

rd_data_count и wr_data_count - количество считанных и записанных данных в fifo.

Что значит количество считанных??) Ты можешь бесконечно читать из него, пока в него данные пишутся, по такой логике счетчик будет сбрасываться в ноль и заново начинать счет.

Вот fifo у Вас заполнилось, флаг full в единице, считали Вы данные по первому адресу, значение rd_data_count стало равно 1,
считали данные по второму адресу, значение стало 2 и так далее.
А вообще fifo тем и удобно, что есть два флага full и empty, которых достаточно для организации простой логики записи и чтения пакета данных.

Т.е. rd_data_count + wr_data_count = емкость fifo ?

Промоделируйте, да посмотрите. Но скорее всего счетчик количества слов в ФИФО: синхронизированный к клоку записи и чтения.

Приветствую!

rd_data_count - число слов которые ДОСТУПНЫ для чтения из фифо в данный момент (Rd clk)

wr_data_count -число слов которые ЗАПИСАНЫ в фифо в данный момент (Wr clk)

Используются для того чтобы знать сколько можно еще записать (FIFOLEN-wr_data_count) или еще прочитать (rd_data_count ) так как при записи статус со стороны Rd обновляется с задержкой так же как и при чтении статус со стороны Wr.

Успехов! Rob.

wr_data_count - rd_data_count = задержке или
rd_data_count - wr_data_count = задержке ?

А зачем Вам это? Так делать нехорошо! Такой результат нельзя даже в удавах мерить

Величина задержки вещь непостоянная, относительно среднего уровня зависящего от реализации автомата в fifo, и меняется от соотношения частот Rd/Wr и временных соотношений фронтов Rd Clk/Wr Clk.

Рассматривайте каждую сторону fifo как черный ящик -
сторона Wr ни чего не знает о Rd (пишем данный на деревню к дедушке). Ей известно только что нельзя/можно записать и сколько если можно.

Тоже и со стороны Rd (черт его знает откуда посылка пришла) - есть/нет что читать и сколько, если есть что.

Ну а fifo в этом случае работает как почтальон Печкин

Успехов! Rob.

Спасибо, догнал!

Тогда вопрос такой.

Допустим я пишу в ФИФО езернет пакеты по частоте 125 МГц, а читаю по 100 МГц. Возможна ли такая ситуация, что на чтении существует задержка между байтами? (по простому говоря идет 10 байт пакета потом задержка в несколько тактов и дальше идет 11 байт пакета)

И возможна ли такая ситуация если пакеты пишутся на 100 МГц, а читаются на 125 МГц?

Приветствую!

Вообще нужно предусматривать любые варианты - главное условие как в задачке о бассейнах - в среднем скорость записи данных должна быть меньше или равна скорости чтения (а то вода зальет нижние этажи :-( ).

Размер fifo определяется в первом приближении наибольшей мгновенной разницей скоростей.

Например пишем пакеты на 125 читаем на 100
Судя по скорости это 1Gbit Ethernet. За время записи в fifo пакета в 1500 байт на 125 MHz успеем вычитать из него на 100 MHz всего 1200 байт
и еще 300 оставшихся можем вычитать за 3 mks во время стандартной паузы между пакетами которая не меньше чем 9.6 mks. То есть для этого случая можно fifo делать в 512 байт. Но это если мы не хотим обрабатывать jumbo пакеты которые могут быть аж 9600 байт. При этом естественно начинать читать нужно как только появится первые данные на чтение в fifo.
В приведенном случае сигнал наличия данных не пропадет пока вы не вычитаете последний байт.

Если же наоборот - пишем на 100MHz в fifo, а на приемной стороне ждем когда наберется нужное количество в fifo то запускаем чтение на 125 MHz и заданное количество байт - отправляем пакет. Тут fifo должно быть как минимум на размер пакета.

Но это частные примеры. В общем случае надо рассматривать конкретную логику работы устройства.

Успехов! Rob.

Вроде же минимальная стандартная (по IEEE 802.3) пауза между пакетами 12 тактов по 8нс (125МГц) каждый. Или я что-то не правильно понял ?

Приветствую!

Да вот что значит кампари на ночь Простите меня окаянного!

Минимальная пауза - 96 бит. 9.6 mks это для 10 Mbit/s для 1G будет 96 ns
и фифошку придется брать размером поболее



Удачи! Rob.