Цитата(jojo @ Mar 13 2011, 20:09)
2 независимых LUT4 в LUT с двумя выходами не пакуются? Не пакуются.
В большинстве случаев это так (исключение составляет только ущербный вариант с 5 и менее независимыми входами). Кстати, под этого ущербный вариант подпадает декодер. А для большого мультиплексора (собранного на LUT) более 6 входов на LUT и не надо (4 - данные, 2 - управление), для более глубокого мультиплексирования используются F7MUX (итого 2 LUT6: 8->1) и F8MUX (итого 4 LUT6 (один полный Slice): 16->1)
Цитата(jojo @ Mar 13 2011, 20:09)
Как SLICE уступает ALM-у в чём-то, сразу картинка неправильная
По количеству логических функций SLICE уступает ALM-у. На то я этот огрызок нарисовал.
, а только его кусочек: Xilinx "LUT6" (2 связанных LUT5), а подписан как
Slice - именно это я и имел в виду, говоря о неправильности картинки: Slice это всё-таки нечто гораздо большее, чем один Xilinx "LUT6". У Silce есть и другие проблемы: например, все синхронные элементы имеют один CLK. Эти «другие» проблемы лучше видны в FPGA Edit'е. Кстати, в семействах x7 этих проблем стало чуть меньше, чувствуется работа над ошибками.
Цитата(jojo @ Mar 13 2011, 20:09)
А память - не логическая функция.
Да, RAM тяжело назвать "логической функцией"... но грамотное применение Distributed RAM часто уменьшает количество и глубину мультиплексоров собираемых на LUTx/ALM. По сути LUT6 - это и есть мультиплексор (64->1) содержимого его ОЗУ, а если задачу удаётся вывернуть так, что в это ОЗУ можно писать, то экономия становится колоссальной.
Цитата(jojo @ Mar 13 2011, 20:09)
Ввели в SLICE второй триггер - можно было хоть входы таблиц LUT5 разделить. SLICE с LUT6 ведь позже ALM появился? Содрали, но не до конца.
Неее... - они исходили из других соображений. Спаренные входы 2xLUT5 позволяют значительно снизить количество входов в CLB, что заметно упрощает Routing Resource - а это может приводить к разным приятным последствиям.
Xilinx утверждает, что если кому потребуется ну уж очень крутая логическая функция, то тогда к вашим услугам F7MUX и даже F8MUX (которые живут в том же Slice), ну, а то, что при этом погибнут несколько триггеров - и леший с ними - тут вопрос цены конечной ПЛИС в которую влезет проект (т.е. переплаты за того, что есть в ПЛИС, и чего мы не использовали).
Цитата(Victor® @ Mar 13 2011, 22:08)
Про -4 можно забыть - они не будут производиться, по крайней мере на данный момент
Неа - оно покруче оказалось ! Xilinx сказал, что они немного погорячились и перестраховались с завышенными задержками в -3, что мол в результате тестов оказалось, что то, что они выпускали под маркой -3, на самом деле работает как и -4 ! А -2 - как старый -3. В итоге бардак и неразбериха + необходимость перехода на свежие ISE (12.x + Speed File patch). У меня есть «старый» и «новый» DS_162 (Spartan-6 FPGA Data Sheet: DC and Switching Characteristics) – я их местами посравнивал «новые -3» по ряду параметров «быстрее» «старых -4» на 10 другой ps по разным параметрам !
Сравнение современных ПЛИС и их цены
Mar 13 2011, 16:22
