Здравствуйте! Проблема такая. Есть проект в квартус 9,1 под Cyclone3. Проект простой.(Ядро ниос и небольшая логика). Есть два сигнала которые нужно выравнить. Для этого необходимо чтоб один из сигналов появился на выходе с небольшой задержкой(примерно 5-7 нс). Для этого использую элемент lcell (знаю что это не самый лучший способ, но все таки). Ставлю пару этих элементов - все работает и получается некоторая задержка... изменяю количество-сигнал вообще не генерится. Изменяю количество опять-работает. Возвращаю то же количество при которм сначала не работало-теперь уже работает. Никакой закономерности или логики отследить не могу. При всем при этом ядро и все остальное работает независимо от количества lcell. Пробовал вместо lcell ставить инверторы и элемент exp. Результат тот же самый... то работает то не работает. В чем может быть ошибка?

Как мне кажется, лучшее решение задачи административное - выдать заключение (принять решение), что плата требует переделки, так как обеспечить устойчивую работу инструментами fpga-дизайнера невозможно. Будет быстрее.

Оставшуюся задержку получите подключив программируемую задержку delay chain. Далее отделяете эту часть от основного проекта и создаете partition с определенным logic lock и получаете для этой части полностью отфиттереный кусок, который и используете далее в проекте - в нем вся времянка сохраняется и будет стабильной.

Как для начала активировать delay chain?

Задайте требуемую Вам задержку в Assignment Editor и дайте Fitter всю работу сделать за Вас. Промежуточные буфера и режимы работы задержек в I/O буферах будут выбраны автоматически. Ключевые слова в Assignment Editor - tco / minimum tco.