Всем привет,

запутался, не понимаю как правильно реализовать передачу данных с одного клока на другой.

Пусть у меня есть два клока,


которые я получаю с одного PLL и эти клоки имеют частоты 400 и 200МГц соответственно.

Мне часто надо переводить два данных с клока 200 в одно данное в клоке 400 и наоборот.

Можно конечно это делать и с помощью ФИФО, но вроде тут нечего конвейеризовать, поэтому хочется сделать например так:



но у меня всегда при компиляции проекта возникают слаки от Clk200 к Out200 и Out400.

Посоветуйте, пожалуйста, кто знает, как с этим можно побороться!

Спасибо

ИИВ

а идей не возникает почему так получается? а если Chip Editor посмотреть? или Technology mapper ? и порисовать от руки немного на бумажке ?

Да, видел я что в RTL получается, и понятно, что не должно оно на больших скоростях работать Только вот у меня как-раз в том-то и вопрос, как такие конструкции ПРАВИЛЬНО реализуются? Вдруг кто сжалится и посоветует, буду очень благодарен! Уже весь вечер голову ломаю.

RTL и скорости здесь причем ? я вам про что до этого говорил?

если вам нужен результат могу сказать правильное для вас решение, если вам нужно понимание и самостоятельный логический вывод почему так правильно, выкладывайте свои мысли сюда. Выбор за вами.

Согласен, что в Мап Вьювере поинтереснее и очень благодарен Вам за возможность поучиться!

Мысли такие, рассмотрим вначале 400->200MHz. Для этого случая я вижу только две альтернативы, одна, как я написал


и вот такая



Последний вариант меня смущает тем, что при выполнении присваивания в Out200 исходные аргументы могут измениться. В то же время, этот вариант компилится без слаков. Что я здесь не так понимаю?

Теперь случай, когда на входе 200, а на выходе 400МГц.

Понятно, что можно написать что-то типа



но я не могу логически почуствовать разницы между тем, что я написал старте топика и этим ассигном.

Буду очень благодарен тому, кто тыкнет меня носом в мои заблуждения.

ЗЫ Денис, опять ты мне Выкаешь, мне стыдно, а ты Вы да Вы.

наводящие вопросы :
1. Какое железо здесь описано?
2. В качестве какого сигнала тут использован глобальный тактовый сигнал?
3. Цена такого использования глобального тактового сигнала на целевой плис? (имеется в виду "цена" реализации : ресурс, задержки и т.д.)


наводящие вопросы:
1. Почему слаков нет ?
2. Как сделать так, что бы в этой схеме данные для присвоения в Out200 не изменялись, за период тактовой частоты clk200 ?

С остальным позже.

Возник аналогичный вопрос. Есть одна PLL в Cyclone II с которой идут синхронные 24 и 48 МГц, т.е. в настройках PLL я задал нулевой фазовый сдвиг. Надо ли мне бояться метастабильности и ставить регистры для перехода сигналов и данных из одного в другой тактовые домены?