В работающем, отлаженном процессе меняю конструкцию:
if (dk_tmp='1') then
fk_tmp <= not fk_tmp;
end if;
на:
fk_tmp <= fk_tmp xor dk_tmp;
и получаю нерабочую систему. В тесте на железе появляется порядка 1% ошибок. До замены их не было вообще!
Замечены и другие подобные нюансы. В чём могут быть грабли?

Самый лучший способ, это посмотреть на RTL модель, который выдает синтезатор. Там четко видно, чем и как отличаются конструкции.

потому что в первом случае если dk_tmp не равно '1' то, так как if неполный,
fk_tmp не изменяет своего состояния - т.е. синтезируется асинхронный триггер или latch

а во втором случае просто логика XOR.

учите схемотехнику

Спасибо за отклик. Но, вопросов только добавилось.
Речь идёт о последовательном процессе, чувствительном для clk. Во втором случае должен иметь место всё-таки синхронный триггер, фиксирующий выход логики XOR. Или я не прав?
Чисто для изучения схемотехники изменил if до полного:

if (dk_tmp='1') then --вариант 1
fk_tmp <= not fk_tmp;
else
fk_tmp <= fk_tmp;
end if;

но результат не изменился. Пробовал ещё так:

if (dk_tmp='1') then --вариант 2
fk_tmp <= not fk_tmp;
else
null;
end if;

- без изменений.

Действительно ли вариант 1 отличается от: fk_tmp <= fk_tmp xor dk_tmp; ?

У Вас там скорее всего асинхронные входы, вот и глючит

Вы абсолютно правы - был один такой сигнал со входа ПЛИС. Пропустил его через триггер, стробируя сигналом clk. Теперь работает и с вариантом "fk_tmp <= fk_tmp xor dk_tmp;".
Спасибо.

Триггера мало - нужно два. Ищите в форуме слово метастабильность.

Скажите, на Ваш взгляд два этих куска кода различаются или нет?

извиняюсь был неправ - не заметил что в случае с XORом сигнал сам с собой ксорится - в этом случае похоже тоже latch синтезируется

Извиняюсь в свою очередь, но после ваших постов мой уровень понимания только снизился. Я считаю, что "fk_tmp <= fk_tmp xor dk_tmp" - защёлкой не является по причине нахождения в последовательном процессе, синхронизированном по клоку. Если я не прав в своём утверждении, то почему? Вы можете дать фрагмент правильного синхронного кода, реализующего переключение сигнала при наличии '1' на контрольном входе?

Не надо "считать" или "не считать". Надо синтезировать проект и посмотреть что показывает RTL схема.
Строка "fk_tmp <= fk_tmp xor dk_tmp" вообще смысла не имеет.

Вот код, который даст операцию XOR синхронную


Вот синхронный проект с сигналом разрешения

Смысл она имеет. fk_tmp - фаза AMI-подобного кода и она должна каждый раз при передаче единцы (в dk_tmp) меняться на противоположную. При передачи нуля фаза не изменяется, да и не используется. fk_tmp и dk_tmp - сигналы формируемые внутри процесса. Ваш же вариант:


просто ксорит два входа и результат выдаёт на выход. Вы меня не поняли (или я плохо объяснил ). В любом случае, ваше пояснение подтвердило мою уверенность, что мой код:

таки синхронен. Благодарю.

Только надо смотреть, что покажет не RTL, а Technology Viewer.


Потому как (на примере кода, приведенного мной выше) RTL во втором случае показывает latch, в первом - нет. Но по факту синтезируется одно и тоже.