|
|
  |
Xilinx xPower заниженные цифры потребляемой мощности |
|
|
|
May 12 2011, 07:49
|

Частый гость
 
Группа: Участник
Сообщений: 85
Регистрация: 11-01-11
Из: Москва
Пользователь №: 62 160

|
Народ, какие результаты у вас выдает программулька xPower, та что встроена в ISE для расчета потребляемой мощности. У меня она занижает потребляемый ток ровно в 2 раза по ядру и IO  , по VCC_AUX потребление совпадает. Подробный отчет о эксперименте здесь: www.chipovod.ru/plis/potreblyaemaya-moshhnost-fpga-eksperiment/
|
|
|
|
|
May 12 2011, 10:24
|
Частый гость
 
Группа: Свой
Сообщений: 127
Регистрация: 16-02-07
Из: Долгопрудный
Пользователь №: 25 406

|
Тоже измерял недавно потребляемую мощность и заметил отличие от расчетного значения в плане потребления интерфейсами ППВМ - в проекте используется память DDR2, ППВМ Virtex-5. Сигналы данных согласуются в ППВМ по схеме Тевенина (Vcc-[R=2Z]-DQ-[R=2Z]-Gnd), что вызывает определенный жор (стандарт сигналов - SSTL_II_T_DCI 1.8V). По расчету такое согласование на 64-х цепях должно потреблять 1Вт, с чем в общем и согласен XPE. Была возможность мерить потребление по питанию +3,3В, из которого потом получались +1,8В, требуемые для интерфейса. Так вот, при отключении согласования на 56ти цепях потребляемая мощность изменилась примерно на 1,8Вт (уже с учетом КПД DC/DC). Если интерполировать на все 64 цепи - получается согласование жрет 2Вт, что в ДВА раза больше. Откуда - пока что так и не понял. P.S. отключал согласование меняя стандарт сигналов в UCF файле и нарочно отключил только 56 из 64 (7 в каждом байте), чтобы дополнительно ничего случайно не отключилось Зато подтыкиванием резистора к цепи данных определил, что номиналы резисторов в схеме Тевенина около 150Ом, вместо ожидаемых 100  . Во всяком случае если судить по изменению напряжения на цепи при подтыкивании резистора. Но поскольку там не чистые резисторы а явно эквивалент с помощью транзисторов, то может быть, что это нормально. Но если все же там 150, то мощности жрать должно вообще около 0,65Вт. Такая вот история, пока еще не завершенная... Теперь вот думаю про Virtex-6 - у меня по расчету на ППВМ под 10Вт выходит....сколько в реальности ожидать-то?
|
|
|
|
|
May 12 2011, 10:38
|
Знающий
   
Группа: Свой
Сообщений: 574
Регистрация: 9-10-04
Из: FPGA-city
Пользователь №: 827

|
Цитата(Gothard @ May 12 2011, 14:24)  Такая вот история, пока еще не завершенная... Теперь вот думаю про Virtex-6 - у меня по расчету на ППВМ под 10Вт выходит....сколько в реальности ожидать-то? А ППВМ - это что? 10 Вт в Virtex-6 может получиться при маленькой занятости ресурсов или при низкой частоте. От 240T можно получить в разы больше. Все зависит от проекта. Прогноз потребления можно получить, выборочно собирая прошивки с уменьшенным числом юнитов, например, каналов и на пониженной частоте. Потом данные линейно масштабируются на нужное число каналов и на нужную частоту.
|
|
|
|
|
May 12 2011, 10:49
|
Частый гость
 
Группа: Свой
Сообщений: 127
Регистрация: 16-02-07
Из: Долгопрудный
Пользователь №: 25 406

|
Цитата(jojo @ May 12 2011, 14:38)  А ППВМ - это что? 10 Вт в Virtex-6 может получиться при маленькой занятости ресурсов или при низкой частоте. От 240T можно получить в разы больше. Все зависит от проекта. 130Т с планкой памяти, не ахти какой логикой и парочкой сердесов. Там кстати уже заметно проявляется не динамическое потребление, а статическое. Хотя на толстых Virtex-5 (240) с этим даже хуже... На логике получилось всего порядка 20% от всей мощи. На статике 34%, остальное на интерфейсах (40%) и serdes(7%) P.S. это в XPE при настройке Tech Process = Maximum, Speedgrade - 2, температура - 50С (если вдруг вопросы) P.P.S. подредактировал цифры
|
|
|
|
|
May 13 2011, 05:03
|
Частый гость
 
Группа: Свой
Сообщений: 127
Регистрация: 16-02-07
Из: Долгопрудный
Пользователь №: 25 406

|
Цитата(des00 @ May 12 2011, 19:33)  что то я не понял, точный анализ потребляемой мощи может быть только по результату моделирования нетлиста. В противном случае это будут попугаи. В случае, если схема детерминированная, как у автора (во всяком случае сдвиговый регистр - точно), то результаты оценки на основании toggle-rate и моделирования должны практически совпадать, а измеренные результаты должны быть близки к этим значениям, но не превышать их IMHO. В случае согласования по схеме Тевенина все тоже детерминировано, вот только тонкости реализации ее в ППВМ могут как-то повлиять, но программа оценки как раз и должна эти тонкости учитывать. Поэтому и возникает недоумение, когда измеряешь схему, а она потребляет в два раза больше оценки. Либо есть что-то, про что не сказали, что это что-то нужно учесть, но откуда тогда это узнать? 2 Чиповод:В Xilinx XPE User Guide про toggle-rate написано вот что: Цитата For synchronous paths, toggle rate reflects how often an output changes relative to a given clock input and can be modeled as a percentage between 0–100%. The max data toggle rate of 100% means that the output toggles every active clock edge. For instance, consider a free running binary counter with a 100MHz clock. For the Least Significant Bit you would enter 100% in the Toggle Rate column since this bit toggles every rising edge of the clock. For the second bit you would enter 50% since this bit toggles every other rising edge of the clock. Т.е. для вашей схемы как раз нужно 100% указывать, т.к. триггера у вас переключаются каждый такт, а при оценке вы использовали 50%. Если учесть, что вы упомянули, что при toggle-rate 100% XPE давал результат на 50% выше замеренного, то по этому пункту подозрения в занижении с Xilinx XPE можно снять, а вот схему Тевенина прощать рано  .
|
|
|
|
|
May 13 2011, 12:33
|

Частый гость
 
Группа: Участник
Сообщений: 85
Регистрация: 11-01-11
Из: Москва
Пользователь №: 62 160

|
Цитата(des00 @ May 12 2011, 19:33)  что то я не понял, точный анализ потребляемой мощи может быть только по результату моделирования нетлиста. В противном случае это будут попугаи. Да, вполне возможно. Я как то быстро обрадовался, что VCD не надо подключать все и так считается. Надо будет попробовать с VCD. Цитата(Gothard @ May 13 2011, 09:03)  В случае, если схема детерминированная, как у автора (во всяком случае сдвиговый регистр - точно), то результаты оценки на основании toggle-rate и моделирования должны практически совпадать, а измеренные результаты должны быть близки к этим значениям, но не превышать их IMHO. В случае согласования по схеме Тевенина все тоже детерминировано, вот только тонкости реализации ее в ППВМ могут как-то повлиять, но программа оценки как раз и должна эти тонкости учитывать. Не скомпайлил, а что есть в данном случае согласование по схеме Тевенина? Цитата 2 Чиповод:В Xilinx XPE User Guide про toggle-rate написано вот что: Т.е. для вашей схемы как раз нужно 100% указывать, т.к. триггера у вас переключаются каждый такт, а при оценке вы использовали 50%. Если учесть, что вы упомянули, что при toggle-rate 100% XPE давал результат на 50% выше замеренного, то по этому пункту подозрения в занижении с Xilinx XPE можно снять, а вот схему Тевенина прощать рано  . Ага, я это тоже читал, а в html хэлпе к XPE по-другому было написано, сейчас не могу что-то найти. Но завышение расчета это лучше, чем занижение  Еще меня напрягло, что можно вбить хоть 500%, все равно он считает
|
|
|
|
|
May 13 2011, 12:48
|
Частый гость
 
Группа: Свой
Сообщений: 127
Регистрация: 16-02-07
Из: Долгопрудный
Пользователь №: 25 406

|
Цитата(Чиповод @ May 13 2011, 16:33)  Не скомпайлил, а что есть в данном случае согласование по схеме Тевенина? Вот, чего нашлось в гугле на скорую руку: http://www.sintecs.eu/download/thevenin_termination.pdf
|
|
|
|
|
  |
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|