always @ (negedge clock) begin
    result = A - B;
   end

always @(posedge clk0) clock_r<=clock;//задержка тактовой на один такт новой частоты
always @(posedge clk0) imp_clocks<=~clock&clocks_r;//момент спада частоты в виде импульса на новой частоте

always @(posedge clk0)
     if (imp_clocks) begin
                         cnt_flag<={results,1'b0};//формируется счетчик в два раза больше, нежели results, который будет использоваться в качестве разрешающего сигнала для пачки импульсов
                         impuls<=1'b1;//начальное значение импульса
                         end
                         else begin
                               cnt_flag<=(|cnt_flag)?cnt_flag<=cnt_flag-1:cnt_flag;//уменьшение на единицу до тех пор пока не будет 0
                               impuls<=~impuls;//формирование самого импульса
                               end
assign pack_imp=(|cnt_flag)?impuls:1'b0;

module subb
(
  input shortint  A,
  input shortint  B,
  input bit clock, clk,
  output shortint result,
  output logic plus, minus
);

shortint i1, i2;
bit sos, plus1, plus2, minus1, minus2;


always_ff @ (negedge clock) begin
  result <= A - B;
  sos <= ~sos;
end

always @ (posedge clk) begin
   if(sos) begin  
     if(i1 < result) begin
      plus1 <= ~plus1;
      if(plus1)
       i1 <= i1 + 1'b1;
     end else if(i1 > result) begin
      minus1 <= ~minus1;
      if(minus1)
       i1 <= i1 - 1'b1;
     end  
   end else
   i1 <= 0;  
end      

  always @ (posedge clk) begin
   if(!sos) begin  
     if(i2 < result) begin
      plus2 <= ~plus2;
      if(plus2)
       i2 <= i2 + 1'b1;
      end else if(i2 > result) begin
       minus2 <= ~minus2;
       if(minus2)
         i2 <= i2 - 1'b1;
     end    
   end else
   i2 <= 0;  
end

assign plus = sos ? plus1 : plus2;
assign minus = sos ? minus1 : minus2;

endmodule