Товарищи, а кто-нибудь проводил испытания своих устройств на базе ПЛИС с высокоскоростными трансиверами(GTX, GTP, GXB....) на предельную длину передачи? Хотелось бы услышать ваши мнения по этому вопросу.
Провели недавно тестирование GTX-трансивера на VIRTEX6 на различных скоростях передачи и на различных длинах. Все линии передачи различной длины были сформированы на ПП с помощью дифференциальных пар. В итоге выяснилось, что при длине линии ~1750мм надежная передача невозможна даже на скорости в 1,25Гб/с. При длинах 1460мм и менее была стабильная передача вплоть до 5Гб/с. В связи с этим возникает сомнение, а может быть что-то не так в разводке именно самой длинной линии(которая 1750мм) - ведь лишь на ней были использованы "змейки" для подгонки длины, а все остальные трассы идут ровно и прямо без "зигзагов".

А можно подробнее как тестировали?
PREEMPHASIS и амплитуды подбирали? Какой стек платы? Какой материал(потери в нем) у платы? Дифф. пары внутри, или снаружи?
Если можно выложите картинку с платой.
Я для выяснения таких моментов пытаюсь освоить моделирование. Результаты есть, но в самой зачаточной стадии, пока пытаюсь просто сделать модель для cadence, используя то что дает xilinx. Но не для V6, а для SP6...

А как Вы моделируете? У Вас есть "GTX Transceiver Signal Integrity Simulation (SIS) Kit" ? Потому как без него непонятно вообще как что-то можно моделить на этом интерфейсе...

Да, именно так. Использую этот кит. Пытаюсь научиться его применять совместно с allegro si. Дело идет туговато, т.к довольно мало информации. Собственно welcome А то, в этой теме это как бы

Да, уже нашел Ваш топик об этом моделировании в ветке Cadence
Возможно позже и буду пытаться моделировать, но пока не вижу в этом смысла. Особенно с учетом данных от AndreiUS - приведенные цифры обнадеживают

Согласен, что если дифф пара идет только по одной плате, то особо моделировать не стоит. Но вот если эта пара идет через разьемы, и несколько плат, то становится непонятно что там может происходить. Особенно когда начинаются случайные ошибки в канале передачи...

В основе тестирования лежало IP-ядро Aurora8b10b, у которого минимальное число настроек для GTX, соответственно побаловаться с амплитудой нельзя. Дополнительно использовался генератор фреймов и ответная приемная часть, которая все принимаемые фреймы проверяла, более точно рассказать не могу(код писал не я). Плата 8 слоев, все диф. пары внутри между двумя опорными слоями земли, так что наводиться ничего не может, да и тестировалась каждая длина по отдельности. На картинке подсвечена часть самой длинной линии и показано именно то место линии, которое у меня вызывает больше всего сомнений - выравнивание "змейкой". Опасно ли такое выравнивание для ВЧ-сигнала? Больше всего удивляет, что линия которая на 30см короче, но без выравнивания "змейкой", работает четко и без ошибок даже на 5Гб/с. Почитал user guide Xilinx, там они пишут, что при длине линии в 1778мм на скорости в 3,125Гб/с потери составляют 17dB, прилично все-таки, возможно что без дополнительных настроек трансивера ничего и не должно работать...

Мне кажется что у вас слишком плотная змейка. Надо ее раздвигать, иначе появляются связи(емкостные и в меньшей степени индуктивные) между проводниками одной цепи(одной половинки дифф. пары).


Фазу в паре, я смотрю вы выравнивали, изначально я думал что причина может быть в фазе.

А я бы не стал область с диффпарами заливать землей. Особенно когда невозможно обеспечить одинаковые условия заливки для обоих проводников пары - фактически это меняет параметры каждого проводника, еще и в разной степени, да и параметры пары как таковой. Головы не дам, что в этом причина, но тоже возможно.

Да, это тоже интересный момент. В своем примере (пост #8), я показал змейку для DDR clk (просто она удобна как демонстрация). А рядом, зеленые проводники, это как раз Spartan6 GTP. Там сделан приличный зазор от земли, примерно 0,8 мм.

Вполне может быть. Для диффпар в некоторых документах регламентируется минимальное расстояние между сегментами змейки. Напимер, в AN2582 Hardware and Layout Design Considerations for DDR Memory Interfaces, в таблице 3 указаны минимальные значения 20 mils, как и расстояние до соседних пар. Но это вообще минимум, если есть возможность, нужно больше делать.

В данном случае, может еще сказываться большое число поворотов, каждый поворот вносит неоднородность в линию. Тут надо моделировать.

Тоже на это грешу. А вот что пишет Xilinx насчет заливки землей между диф. парами:

Ground guards between pairs
Another technique is to route a ground guard in parallel to the differential traces. Tying the guard
plane back to the reference plane using a via in parallel to the trace often improves this shielding
method (Figure 4-28).

Если отступ проводника от ближайшего полигона >0.5мм, то практически никакого влияния этот полигон не оказывает.

На самом деле, как обычно, играют роль не абсолютные размеры/расстояния, а соотношения. Трудно судить по скриншоту, но в Вашей плате зазор пара-полигон не более 0.3мм. А вообще сильно зависит от толщины препрега - чем он тоньше, тем меньше может быть этот зазор.
И влиять наличие этого полигона на параметры пары будет однозначно, вопрос только как сильно и насколько симметрично. Да и собственно влияние это можно учесть изначально, рассчитав параметры пары проложенной в полигоне, главное тогда обеспечить наличие этой земли на протяжении всей трассировки пары. А с симметрией в паре на скрине как раз и плохо - видно, что нижняя цепь выделенной пары идет вдоль полигона земли, а для верхней цепи в районе разъемов (?) такого полигона не хватило... Но это так, на глаз, по приведенной картинке.

+1. Обычно, чтобы не было ненужных эффектов рекомендуют шаг змейки делать не менее трех толщин проводников (для одиночных).


-1. Ну и что? Ну да, нет симметрии, но ведь это можно попытаться скомпенсировать! Для скоростных сигналов, понятно, не получится установиь какие-то компенсирующие элементы в середину линии. Но можно попытаться эту неоднородность скомпенсировать другим полигоном, лежащим с другой стороны (или "по-диагонали" от места возникновения неоднородности). Естественно, надо проверять моделированием, но экспериментировать можно и нужно, особенно, когда нету места для разводки и т.п.

Да мысль-то подразумевалась совсем другая! Зачем создавать неоднородности, чтобы потом пытаться их скомпенсировать, да еще и проверять насколько это удалось моделированием? Это при том, что достоверно неизвестно, как софт реагирует на полигоны земли по бокам диффпары. Или есть уверенность, что создается по-миллиметровая модель трассы/пары с учетом всего, что творится по сторонам? Я далеко не уверен, что софт(Hyperlynx/Cadence SI) учитывает все детали на пути следования трассы/пары...
Следующий момент - те же рекомендации. Практически всегда речь идет о дифф. импедансе, регулярно о зазорах до соседних сигналов и практически никогда нет требований о заливке пары землей(экранировании), - это когда пишут о требованиях к цифровым цепям. Где это есть почти всегда - аналоговые пары RF-диапазона. Но там по паре аналоговый сигнал летит и важно отношение сигнал/шум. Так там и рекомендуемый зазор между парами 1-2мм, и зазор до земли достаточно большой, и рекомендации вырезать 1-2-3... слоя под парой, чтобы обеспечить кроме собственно импеданса еще и требуемую индуктивность и емкость связи.
Ну и последнее - если и так мало места для трассировки, то зачем же занимать его заливкой земли пытаясь потом учесть эту заливку?