возможно тайный.
наверное хотели что-то такое от Вас.

Это уже интереснее. Однако, я сразу для себя отмел варианты с перекрещивающимися гейтами, т.к. еще на заре юности эти вещи, будучи реализованными в плисине, сильно допекали. С тех пор я это никогда не использовал. А, видимо, сейчас так уже можно делать? Надо бы помоделировать. Вы сами не пробовали?

не знаю. не моделировал, лень матушка. условие одно и простое - задержка NOR должна быть меньше ХОR+ D

Сообщение отредактировал тау - Jun 16 2011, 14:46

ну вот опять все на задержках. ну не то это... если только это не тайный смысл, опять же.

задержки , это не больно. в любом D триггере они есть основа . без них "жить нельзя на свете - нет".
а тактирующие клоки по условиям отсутствуют, их использовать нельзя.

Биты не теряются.

Была цель сделать приемник\десериализатор.
На эти выходы вешаются цепочки D-тригеров на нужную разрядность и тактируются от того же клока, что и два выходных на рисунке.
Выходные данные снимаются через один с верхней цепочки тригеров и с нижней.

Железка - 11$:

http://catalog.compel.ru/stock/info/STM32V...VERY%20%28ST%29

ПО - бесплатное:

http://catalog.compel.ru/blog/2010/03/17/t...tki-dlya-stm32/

Главным на этом собеседовании было предложить вариант с RS триггером. Не менее важно было правильно сформировать управляющие задержки. Думаю что "тау" на работу взяли бы, а мне предложили прийти через годик

Ну уж нет. Так просто это не кончится.
Я эту схему не поленился и таки отмоделировал. Как-то не очень работает.



Mikle Klinkovsky
Распишите Ваш четырехвходовой xor (я так не понимаю), тоже отмоделирую.

out <= in_1 xor in_2 xor in_3 xor in_4;

PS rxd1 и rxd0 не могут изменяться одновременно (на графике с 700нс и дальше)

Цепочки на исключающем ИЛИ и D триггере выделяют фронты сигналов на входах, этими короткими импульсами перебрасывается RS триггер.
Сопротивление бесполезно, сдавайтесь.

Русиш партизан! Немецкий командофания пофторять услофия! ПЛИС!


Это все понятно, что на логике будет работать и можно импульсики создать. Я же эту же схему на ПЛИС привел. Там это не работает.

Теперь версия от Mikle Klinkovsky


В позиции курсора должен быть код 24h, там, где F8 должно быть 88. Изменение порядка бит в группе не помогает.



Это почему? В условии задачи этого нет. Это, кстати, был один из факторов, которые меня вынудили использовать клок. При этом мой проект нечувствителен к таким вещам. В реальности, согласитесь, это легко может происходить. При этом надо, чтобы ничего не рушилось.

Что принимается в виде перепадов на обоих линиях тоже нет в условии задачи...

PS схемка:

Как это? Сказано: в виде перепадов. Да, можно воспринять, что только в виде положительных перепадов, но на это есть ответ, что отрицательные перепады - тоже перепады, против чего не поспоришь.


Уверены? Два последних триггера тактируются вообще одним клоком, без инверсии.
Кроме того, посмотрите на результаты моделирования первой схемы. Там сигналы odd_bit и even_bit вообще начинают шевелиться только после двух перепадов на приемных концах. Вряд ли эти триггеры ускорят это шевеление... Попробуйте сами.

если перепады совпадают во времени - это тупик для любой схемы , даже с внешним тактированием, потому как неизвестно что пришло 0 или 1-ца.

Возможно что исходное условие содержало еще смысл тот, что из входных потоков по двум шинам с помощью XOR восстанавливается чистый клок данных. Это естественно для жизненно-реального случая , когда некий последовательный поток генерируется тактируемым монохромным клоком но раздается на 2 шины в тестовой задачке.