В чем измеряется производительность микросхем ПЛИС, и можно ли ее вообще измерить ?

Модераторам - может, создать отдельный подфорум "Вопросы от D-Luxe" ?

Я не против таких привилегий!

>В чем измеряется производительность микросхем ПЛИС, и можно ли ее вообще измерить ?

Можно. В чём хотим, в том и измеряем. Хошь - в FPS, хошь - во FLOPS или MIPS.

В этом случае целесообразно говорить о задежке на логических элементах - чем меньше, тем на большей тактовой частоте может работать проект.

Бесполезно. Есть еще межсоединения, которые в разных ПЛИСах делаются различно, тактовые сети с выбором задержек и прочее. Да и сами алгоритмы по-разному на ПЛИСки ложатся. Некоторые производители приводят задержку пин-к-пину. Но практичнее использовать процент использования ресурсов ПЛИС и полученную тактовую частоту проекта. Можно еще и стоимость чипа включить. В конце-концов после реализации проекта в ПЛИС имеется как-бы специализированная микросхема с необходимой производительностью и заявленной стоимостью.

Стоимость разработки тоже можно учесть ))

Да. В люксах.

А Вы, кстати, зря издеваетесь - есть же тема специальная - трюки для плисоводов. Как повысить тактовую частоту или уменьшить кол-во используемых ресурсов для конкретного кристалла. Только, кроме des00 никто не делится собственными проектами... Некоторым, кстати, и не позволяют это делать - человек хочет поделиться , а ему говорят - вот проект закончится - пиши статью и т.д. Я сам готов бы поделиться способами поднятия тактовой частоты, тем более что куча инфы уже есть (и описанной уже в том самом же КИТ)...

Дело в том, что полученная частота проекта как раз и считается исходя из максимальной задержки на комбинаторной логике плюс задержк на соединении...
Процент использования ресурсов на производительность прямо не влряет при удачной схеме тактирования и размещении в кристалле.

Очень бы хотел почитать, пообсуждать про способы поднятия тактовой частоты, особенно применительно к Альтерам с Verilog/SV. Сильно поделиться своим скромным опытом наверное не смогу, сам много сдесь у всех спрашивал, а все мне помогали. Сам недавно запустил проект (еще правда не все функционирует как хотелось бы) но уже получилось выполнять по 380 умножений и около 1600 сложений по клоку в 400МГц на третьем стратиксе.

Могут быть новые способы? Знаю только два: напихать в пути регистров и законстрейнить размещение.

Да, есть ещё силовой перебор таблиц весов алгоритма размещения и seed-ов. Сильно помогает на высоких частотах.

Есть шальная мысль - похимичить с региональными клоковыми деревьями, может, пикосекунд сто выиграть получится. Вроде в ASICах на этом можно что-то выгадать, не знаю, как в ПЛИС.

по идее это поможет если клоков много

В ASIC будет разница если клок и данные в конвейере распространяются в одном направлении или в противоположных, еще можно конвейер на латчах построить. Кое где дает выигрыш, но в ПЛИС эта архитектура фиксирована.

Если все эти способы ведут к снижению надежности - то грош им цена.

Не могли бы вы дать более аргументированный ответ ?