Нужно сгенерить такую память: ширина данных 1024 бита, глубина 2048 элементов (Для обоих портов А и В). Тип: True Dual Port Ram, с возможностью побайтовой записи в каждый адрес (8 бит).

Во время настройки блока памяти, в коргене соблюдаю лимиты указанные в интерфейсе, и тем не менее после того как нажал кнопку сгенерить память он выдает:
ERROR:sim - Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.
ERROR:sim - Failed executing Tcl generator.

Непонятно это баг, или данная память не допустима.. думаю стоит может вручную слепить из примитивов.

лучше скопипастить врапер из корегена и вставить его ручками.

А как же быть с ngc и xco файлами? они ведь не генерятся если корген ошибку такую дает, а для ISE проекта ведь их надо вставить?

на примере дсп

128 блоков памяти объединить в один? Не слабо. А чем ddr внешний плох?

Тем что архитектура его не подходит приложению.


des00: Я посмотрел тот пример DSP где Вы помогли справится с аналогичной задачей, старался ему проследовать но не получается. Вот что имею:

1.
вам нужно добраться до компонента XilinxCoreLib.mult_gen_v11_2(behavioral) и посмотреть что именно оно вставляет.

В моем случае это XilinxCoreLib.blk_mem_gen_v6_1(behavioral), добрался я до него, файлы лежат в папке C:\Xilinx\13.1\ISE_DS\ISE\vhdl\src, а именно следующие .VHD файлы:
BLK_MEM_GEN_V6_1 - файл описания модели для симуляции
BLK_MEM_GEN_V6_1_comp - описание компонента
BLK_MEM_GEN_V6_1_xst - враппер для модели
BLK_MEM_GEN_V6_1_xst_comp - враппер для компонента модели

2. Я также посмотрел описание данного типа памяти и ВСЕХ его параметров, все настроил как мне надо.


Но при реализации проекта выдается следующая ошибка:


Как видите для того чтобы реализовать проект всеравно требуется ngc файл.. или это все надо делать как то по другому?

Дело в том что сам элемент blk_mem_gen_v6_1 это модель для симуляции и все. Единстненное что увидел в файле BLK_MEM_GEN_V6_1_comp в конце вот это:




Может это надо как то использовать... что скажите?

у меня нет под рукой ничего хилого что бы проверить. но я бы действовал так, взял документик spartan6 library guide нашел какие именно примитивы вставляет исе, потом раскопал бы по сорцам в какую обертку хилые завернули этот блок памяти и использовал его %)

ЗЫ. можно и свою обертку сделать, до определенного размера памяти будет много быстрее

это понятно, а как быть с ngc файлом? без него то синтеза не будет?

с чего не будет то ? обертка вставляет технологические примитивы + логику, ISE разучился их вставлять ?

Ну вобщем в описании библиотек Спартан6 есть элементы так называемые макросы, и приводится пример как их в коде инстанциировать. Так и сделал все сработало.

Единственное что в мануале говоритсся что надо вставлять библиотеку:
library unisim;
use unisim.vcomponents.all;

но это видимо опечатка, т.к. ISIM не компилирует и не понимает эти макросы. А вставлять надо вот это:

Library UNIMACRO;
use UNIMACRO.vcomponents.all;

Проще самому в цикле вставить примитивы блочной памяти RAMB16

Прокатывает только для примитивов нижнего уровня (типа DSP блока). В случае более высокоуровнего элемента (генератора блочной памяти) нужно
генерить *.NGC. Без *.ngc - только синтез (ему вообще ничего не надо, ибо там ссылка на black box) и симуляция. Для имплементации - надо NGC.
Здесь Вам не Альтера )

Ну либо собирать руками из примитивов для памяти самого нижнего уровня. Самый эффективный и трудоёмкий путь.Но без труда, как известно не вытащишь
рыбку из пруда.

Не совсем так. Решение есть: http://electronix.ru/forum/index.php?s=&am...t&p=1287902

Я в этом вообще проблем не вижу. Берете блочную память "тонкими полосками"... Т.е. ширину входной шины данных делите на число блоков память.
Адреса, чтение, записи, клоки - у них общие. А вот только данные из входной шины и выходные данные назначаются каждой полоске свои. Но тут если руками лень, то "generate" вполне справится... И тогда не нужны мультиплексоры по данным, что требует меньше логики и быстрее работает...

К стати, раз уж пошла такая пьянка, а не проще ли вообще память на RTL описать в виде массива? Синтезаторы сейчас умные, если правильно описывать, то понимают, что это должно быть. Как правильно описывать говорится в xst.pdf