Когда-то сделал себе ядро для SD-RAM, которое еще на ACEX-е работаeт. Занимает оно у меня 145 LE и работает в режиме burst read burst write по 64 слова за одно обращение
Не знаю, как сравнивать это с ACEX, но альтеровский SDRAM контроллер 16 бит под SOPC Builder (авалоновсикий интерфейс) занимает 325 LC. Кто-нибудь может сравнить?
альтеровского SDRAM контроллер 16 бит под SOPC Builder (авалоновсикий интерфейс)
никто не встречал как альтеровцы предлогают его констренить? Ну короме сдвига на -3нс клока на PLL-е? В инете не нашёл какой-то вменяемой инфы по SDC констрейнам на сие чЮдо
Или типа алгоритм работы с ним такой: поставили PLL, сдвинули клок на -3нс и забили на констрейны ?
По идее можно всандалить (аки сферический конь в вакууме) set_output_delay -clock sdram_clk_pin -max $tsu <ports> set_output_delay -clock sdram_clk_pin -min -$th <ports> И если предпоследний констрейн вписывается в задание $tsu, то не ясно почему для $th такое выражение в документе??
не подскажите как понимать самый последний констрейн:
кхм
Код
Output maximum delay value = maximum trace delay for data + tSU of external register - minimum trace delay for clock Output minimum delay = minimum trace delay for data - tH of external register – maximum trace delay for clock
Получается тогда что учёт minimum trace delay for data делаетcя только для случая $th.... Странно как то однако всё равно получается....
Но идея мне товарища ясна - я так и думал констрейнить, но где то в инете встречал упоминание что контролелр еНтоД юзает ещё и falling_edge клока, потому думал что констрейны будут пострашней...
PS. Роут в 6 дюймов для даты при роуте в 3 для клока+ учёт этого дела только в случае $th кажется странным всё равно
2 des00 по моему проще было учитывать сразу всё, потому что как то странно получается - там учитываем, там не учитываем (чем то напоминает - "тут работаем, а тут не работаем" )
по моему проще было учитывать сразу всё, потому что как то странно получается - там учитываем, там не учитываем (чем то напоминает - "тут работаем, а тут не работаем" )
все учитывается, для холда minimum trace delay for data более важно чем maximim trace delay for data, для сетапа наоборот. анализируем worst case.
Контроллер SDRAM, Вопросы и детали синтеза
Nov 11 2010, 05:52
