вы что издеваетесь? Напомню что речь идет про сабжевый код


Думаю что сами исправите свою ошибку %)

А если присваивания блокирующие? Посмотрите, что получается при компиляции следующего кода (я пользуюсь Quartus 9.1 SP2).

Можете переставить строки в блоке местами %.
ЗЫ. И _ff ему, Quartus'у, нипочем...
ЗЗЫ. Да и неблокирующие присваивания не помогают. Не получается у Quartus'а триггер, а получается - ...!
Похоже, издевка удалась, но не у меня.

Этот код вовсе не соответствует шаблону, который я приводил. Оператор "out = in;" тут выполняется не только по фронту clk, но и по фронту rst_n(при условии clk==1), чего допускать нельзя. Как написать полный аналог моего VHDL метода асинхронного сброса на Верилоге, я, честно говоря, даже не представляю. В Верилоге вроде нет функции проверки фронта сигнала, а без неё никак.

Похоже на то.
А des00 сказал "в V, SV абсолютно тоже самое".

У вас очень интересный способ аргументации.
Вместо того, что бы посмотреть стандарт на HDL, раздел касающийся присвоений сигналов и очередей исполнения. Убедится что в VHDL/V/SV любое присвоение сигнала, без задания временной задержки переопределяет все предыдущие присваивания.
Вы берете синтезатор(!!!!) как истину в последней инстанции, пишете код, который вступает в противоречие как с требованиям самого синтезатора, так и со стандартом на описание синтезируемых конструкций языка V (не знаю есть ли подобный документ для SV).

И предъявляете этот результат как однозначное опровержение того, что стандарты врут. Вам не кажется что вы, пытаясь доказать от противного, идете не по тому пути?

Если идти дальше, насчет вашего кода, то в симуляторе он ведет себя как триггер. А то что вас "напугало" в результатах синтеза, представляет собой классический двухтактный триггер, но без RS звена. И это будет работать, так как вы его описали, как триггер. А то что реализован не на аппаратных DFF, дык надо было стандартам следовать, код писать как рекомендуется.


Это сообществу решать


Если бы это было не так то ~40-50 % моих проектов в принципе бы не работали.

Я согласен, что был неправ в первом сообщении. И не доказываю свою правоту любым способом. Просто выясняю истину.
Переопределяет все предыдущие...? Разве блокирующее присваивание дожидается выхода из блока, а не задает сигнал каждый раз, когда выполняется? Посмотрю.
Но уже при проверке в реальном коде выяснилось, что для SV получается не тактируемый триггер, а latch. И временные диаграммы, что Quartus мне нарисовал, триггеру не соответствуют. Чего это у вас in скачет перед "нужными" тактами?

По-моему, вы тоже были неправы, когда сказали, что в V, SV то же самое, что и в VHDL. Зачем что-то решать и кому-то доказывать? Обычные дела. Главное, выяснилось, что в SV конструкция, предложенная Timmy, не работает. Такой результат дискуссии меня устраивает. Надеюсь, что и вас.

upd. Картинку из Квартуса добавил.

Уважаемые специалисты, нет ли у кого актуальной информации по порядку цен на одно лицензионное рабочее место на связку
Hdl Designer + Precision RTL + Model Sim SE ?

Обратитесь в Мегратек
Они официальные представители Ментора в России.

хмм, ну где то миллиона под 2 %)

А вдруг это учебное заведение?

Лучше все таки воспользоваться советом Stewart Little.
Да и моделсим не так дорог, в отличие от Questasim.

про это в вопросе ничего не было %)


приведенная мной цена как раз для моделсима

Подскажите начинающему, существуют ли маршруты по проектированию FPGA Xilinx без пользования услуг ISE? Т.е. заменяющие не только ввод и синтез, но и остальные процессы(Translate, Map, Place&Route, GenerateProgrammingFile, Cofigure)? И если такие маршруте есть, то напишите прямо по пунктам какой софт какой процесс в ISE заменяет.

Разумеется, нет. Каждый вендор производит свои средства разводки.