Если кто знает или догадывается почему это происходит.

есть FPGA Cyclone 5K на 144 ноги и есть такой же но с 10К. проект был разработал на 10K c использованием сигналтэп. после чего был сигналтэп был удален и проект переведен на 5К. все работает великолепно. Платы даже менять не пришлось так как оба чипа идентичны. но вот возникла проблема. есть 8 входов на которые идут сигналы в манчестерском коде. расшифровываются верно. на 10К работает замечательно. а на 5К когда подрубаешь сигнал на 4 вход(он заведен на 142 ногу FPGA) плисина начинает чудить(если не подрубать все кроме именно его тоже норм). причем не могу понять как(сигнал теп уже не залить проект занимает места под 4,5К из 5К). в программе на блоке что преобразует манчестер в параллельный поменял вход 3 на вход 4, а 4 на 3. все работает прекрасно. пытаюсь как то станцевать от этого и на выходе модуля(который преобразует манчестер в параллельный) меняю выход 3 на 4 и 4 на 3. и снова плис начинает чудить. но проверено что на 10К все работает.

Жду советов.
Резать плату, если не разберусь буду тока в четверг. так что можно пока более гуманные советы. а потом.....