Допустим у меня есть некая структура похожая на часть БИХ фильтра(верхний рисунок).Для реализации на FPGA я хотел бы вставить в обратную связь три слоя регистров(нижний рисунок).Очевидно,что добавленные регистры повысят быстродействие схемы, но одновременно они изменят функционирование всей схемы - т.е нижний рисунок неадекватен верхнему.Как его сделать адекватным верхнему сохранив конвейер(Pipelining)?
Есть ли какая-то общая методика решения вопроса?