Доброго времени суток уважаемые плисоводы.
Хочу выполнить дипломный проект в базе которого лежит разработка устройства:
с 3-мя интерфайсамы и блоком памяти (например до 128 слов по 8м бит) (данные из которого будут суммироваться с данными на входе и подаваться на вход).
2 интерфейса вход выход информации
1 для заполнения памяти
Нужен ваш совет, поскольку собственного опыта разработки на ПЛИС не имею
I. Какого типа интерфейсы будут более уместны. для реализации их на ПЛИС
II. И какой тип FPGA / CPLD по количеству элементов наиболее оптимальный (вендор Altera)

Имею желание сделать готовое устройство. чтобы как говорится было что продемонстрировать
Заранее спасибо за советы.

Сообщение отредактировал Zeof - Oct 15 2011, 16:25

купите DE0 борду. по деньгам тоже самое что будете делать сами. Или DE0-Nano

а такой ПЛИС (EP3C10F256C8N) будет недостаточно?

(данные из которого будут суммироваться с данными на входе и подаваться на выход)*.
в первом посте тьма ошыбок Х_х