А у Вас, если не секрет DIMM или чипы отдельные?

Не секрет. Отдельные чипы - 3шт. причем на каждый свой контроллер, т.е они не связаны в шину.
И что еще хуже приходится это все делать без write leveling, т.к микросхемы близко к ПЛИС стоят.
С DIMM даже проще наверное, чем с отдельными микросхемами - большинство app. note и примеров трассировок даны именно для DIMM.

Не, совсем как раз наоборот! Без DIMM трассы гораздо короче, в связи с чем не нужен весь этот огород с терминаторами и выравниванием. И это не шутка. Вон у TI стоят 5 корпусов DDR3 800/1600, и все работает без всяких терминаторов (см. картинку: зеленоватый цвет - это слой top, голубоватый - внутренний). И вообще, скорость 1333MT- это 666 МГц, что соответствует длине волны на текстолите около 23 см. На картинке длина линии данных получается порядка 925 мил, то есть 23 мм - в 10 раз меньше! То есть, это еще далеко не длинная линия, для которой верны рассуждения о волновом сопротивлении, скорости распространения волны и т.п. Не говоря уже о том, что у нее вообще есть какие-нибудь однородные параметры вроде распределенной индуктивности и емкости. На самом деле все определяется емкостью этой линии, которая в основном состоит из емкости с общим слоем нуля, и еще кучей паразитных емкостей со всеми соседними трассами, которые местами идут так же близко как и слой нуля.

Сообщение отредактировал Hoodwin - Oct 27 2011, 13:48

Нет терминаторов на адресах в ДДР3? Оригинально...
А рассуждения о воновом сопротивлении, скорости распространения и т.п. верны всегда, независимо от длины линии.

Длина волны здорово, только учитывать-то надо фронт. А это в грубом приближении 1/4 волны.
Не готов спорить по оценочному расчёту, но у меня почему то впечатление, что есть ошибка. Буду посмотреть.
Если неправ - так и напишу.

+42
Нужно учитывать что форма сигнала не синус! А что-то близкое к прямоугольнику, сглаженному синусом. А такой сигнал имеет гармоники, которые определяют скорость нарастания фронта и среза. Навскидку: 3 и 5 гармоники имеют значительное влияние на форму сигнала. Значит они должны безболезненно проходить по линии. А пятая гармоника от 533МГц это 2,7Ггц...

Коллеги, я нигде не писал, что не надо учитывать фронт. Ясно, что фронт короче, чем вся волна, оценка была лишь для того дана, чтобы показать, что это еще не длинная линия. Вот возьмите камешек и киньте в воду, в появившиеся круги оформятся в волну только где-то после пары длин этой волны. А вблизи источника это по другому выглядит. Понятно, что формализм длинной линии удобен, потому что позволяет перейти от расчету емкостей проводников к простому расчету длин линий, но это идеализация, и об этом не стоит забывать.

Я не хочу, чтобы дискуссия сильно ушла от исходной темы. К сожалению, пока нет времени более подробно расписать по поводу терминаторов. Поэтому постараюсь более кратко и по существу. Вот смотрите. Для 1333МТ половина периода тактовой частоты - это 750 пс. Предположим, что окно данных - это всего треть этого интервала (на самом деле, я думаю, при боле высоких гармониках и больше), то есть окно данных - 250..400 пс. Автор начал тему с того, что хочет учитывать задержки в проводниках корпусов, разброс которых пока оценил в 30 пс. То есть, это примерно на порядок меньше, чем окно данных. При этом автор не озвучил, на что он "разбазарил" остальные 90% бюджета окна данных. Вот поэтому я считаю, что если нет четкого понимания, на что потрачены 90% бюджета, то экономия на 10% - это ловля блох.

Да что Вы длинные линии сюда мешаете... на платах ими и не пахнет. Но вопросы согласования от этого никуда не деваются.

Вы, видимо, упорно не хотите даже пролистать TN-41-08: Design Guide for Two DDR3-1066 UDIMM Systems, на который я ссылался несколько постов назад... Ну раз так, то привожу страничку с примером "разбазаривания" времени.

Так это, там ключевое слово - UDIMM - в названии. Это не то же самое, что и отдельные корпуса борт в борт с ПЛИС.

Добавление:
Кстати, если Вы заметили, в этой табличке понятие total skew состоит из трех слагаемых, два из которых составляют 80% от суммы, и называются memory controller skew, то есть взяты в расчет с некоего потолка, описывают некоторый среднестатистический контроллер, а вовсе не тот конкретный, что стоит у Вас в ПЛИС. И в итоге в общем бюджете все согласования длин как таковые составляют 15 пс из 450, то есть 3%. А если еще вернуться к собственно обозначенной теме - задержке от кристалла до вывода микросхемы, то из 15 пс придется вычесть те 10, которые относятся к трассам на плате. И в итоге останется та самая блоха - 1%, о котором я говорю. Все учебники по оптимизации гласят, что если берешься что-то оптимизировать, то ищи сначала те факторы, которые дают наибольший вклад в явление.

Сообщение отредактировал Hoodwin - Oct 28 2011, 19:57

Да я собственно, не уговариваю делать так как написано. Каждый трактует информацию как ему угодно. Не хотите делать как рекомендует Micron, TI, Altera, Xilinx - Ваше право!
ИМХО топик скатился в оффтопик. Предлагаю эту тему дальше не развивать.

Подскажите, чем обусловлено требование на максимальную длину трассы?
В рекомендациях на любой чип или контроллер оно есть, но как его получить?

Если оно есть в рекомендациях, то оттуда и берите. А если нет, значит не надо ничего дополнительно усложнять.

А в каком месте хранится PIN_DELAY у компонента? В уго, футпринте или отдельно?

В редакторе плат: File-Import-Pin Delay. Можно другой магией но это самый простой путь.