Vitaly_K, сразу даже и не обратил внимание, у Вас шумы при ближних отстройках получились хуже чем у ГУНа:

______1kHz____10kHz____100kHz____1MHz
VCO__-70dBc__-95dBc___-117dBc___-137dBc
Syn__-70dBc___-90dBc___-105dBc___-130dBc

Виталий, это я не Вам - извините - просто все смешалось в одном ответе. Ваши целеустремления и стойкость я знаю. Вижу, Вам тут приходится не сладко, не сдавайтесь, вопросов, действительно, много (и по делу), но это только в конечном итоге усилит Ваш анализ и, возможно, удастся выйти на какое-то приемлемое решение на доступных на сегоднешний день элементах (что весьма желательно).
До встречи здесь на форуме!

Думал, что дискуссия закончена, и уже как бы попрощался, но вот интересный Ваш вопрос о шумах.
Чему ж тут удивляться? Отличные ГУНы от MiniCircuits. Если бы был простой способ перестраивать такие ГУНы, скажем, потенциометром, со скоростью 10 мкс и с точностью 1 Гц, то цены не было бы таким устройствам. Но так не получается, и потому приходится строить синтезаторы частоты, в которых много всякого разного может быть привнесено в спектр сигнала. Я уже говорил, что макетирование идеи, не воплощённой в заказном чипе, скорее будет против самой идеи. Вот вам и результат. В то же время не считаю, что это так уж и плохо. Примерно такие же данные имеет, например, синтезатор типа VDS 2700 фирмы Meret Optical Communications. Построен он по принципу DDS+Fractional PLL. Октавы не перекрывает, а всего 20%. Стоит от $3k до $3.5k! Та же, примерно, ситуация и с синтезаторами фирмы General Electronic Devices.
В очередной раз повторюсь, что макет представлен не для подтверждения теории PDS, а лишь чтобы показать, что и в таком виде, из-за дешевизны, такой синтезатор мог бы найти применение. А все точки над i мог бы расставить только заказной чип. За замечание спасибо.

Обычно считается что шумы Гуна в ближней зоне чистятся фапчём и больше определяются опорой либо возможностями PFD.
Шумы ,привнесенный PFD , могут быть большими , если 10LOG(tau*Fcompare) существенно велика из-за tau- времени открытых ключей (а ваши RS триггеры всегда открыты) . На эту тему статейка пробегала http://electronix.ru/forum/index.php?act=a...st&id=34692

там про дробовой шум (shot noise current) чарч-пампа, но я думаю что RS триггеры не лучше в плане шумов.

любой фракциональный PLL шумит больше целочисленного в том числе по причине того , что шум возрастает из-за необходимости увеличения tau ключей CP. имхо не только из-за размазывания шумов дробности.

Сообщение отредактировал тау - Feb 2 2011, 11:32

Да, Александр, пожалуй, стоило бы основательно поработать над макетом, не пытаясь сделать его в виде простого, дешёвого синтезатора, т.е. не жалея комплектующих и не заботясь о компактности. Например, ядра опорного и сигнального трактов разместить в отдельных ПЛИСах (чтобы исключить взаимные пролезания), а для их суммирования (RS-триггеры и DAC) подобрать другие подходящие микросхемы. Задача для меня, можно сказать, архи сложная. Займусь, если найду подходящего помощника.

Я попытался построить график зависимости уровня фазового шума от частоты и не обнаружил на нем характерной полочки от шумов фазового детектора. Это несколько сбило меня с толку, пока не увидел вышеуказанное несоответствие. Т.е. делать какие-то выводы очень рано.
Чувствую у Вас есть огромное желание продолжать совершенствовать как саму идею, так и макет. Тему можно не спеша развивать по мере появления новых вариантов решений или вопросов от участников форума.
Сколько слоев печать была?

Четыре слоя.

Vitaly_K, решил перенести наш разговор в соответствующую тему, чтобы не мешать Vecheslav.
Я с Вами абсолютно не согласен. Во-первых у меня есть положительный опыт макетирования высокоскоростного многоразрядного сигма-дельта ЦАП с точно такими же резисторами по выходу. До 100 МГц шумы получались просто великолепные, больше было проблем со спурами.
Давайте уточним, откуда по выходу FPGA возникает фазовый шум? Основной его источник - это случайное дрожание фронта/спада выходного сигнала (фликкер, дробовый шум) и низкая ЭМС с соседними сигналами и питанию. Подумайте внимательно, какой будет детерминированный разброс в задержках при буферизации на LL-триггерах на печатной плате и насколько он будет отличаться от разброса внутри FPGA? Напомню, что внутри FPGA задержка распространения сигнала в основном определяется не длиной линий, а количеством КМОП транзисторов коммутирующих эти линии. И еще один вопрос: если не использовать схем "dithering", на что больше будет влиять детерминированный разброс по задержкам: на фазовый шум или на величину спур?

Ну а я, взаимно, не могу согласиться с Вами. Во-первых, в ModelSim мы видим задержки в разрядах нашего проекта, и их порядок таков, что соответствует рассчитанному нашей программой шуму на выходе синтезатора. О характере шума можно судить по графикам в моих статьях, на которые я делал ссылки. Это, в принципе, детерминированные помехи, (можно также назвать их помехами дробности), но при малом шаге сетки их плотность так велика, что выделить каждую из них не представляется возможным, и потому они воспринимаются как шум. Во-вторых, если выбрать управляющий код таким, чтобы исключить дробность, шум резко, на порядок уменьшается. Так что всякие шумы типа фликкера и дробового начисто исключаются. Они-то в итоге и остаются при таком эксперименте, и дал бы бог, чтобы такой уровень шума был всегда. Что касается ЭМС, то много чего перепробовали на плате, разные там развязки по питанию, экранирование, множество вариантов разводки плат, питание от батарей – ничего не помогает. А вот в самой ПЛИС низкая ЭМС вполне возможна.
Всё это привело меня к выводу, что без заказного чипа перспектива идеи PDS синтезатора весьма скромная.

Никак у меня не получается донести до Вас идею.
Если поставить внешние триггеры (D-trigger со входными сигналами D, CLK и выходом Q) по каждому разряду, то фронты/спады сигналов будут отсчитываться строго от фронта тактового сигнала и не будут зависеть от разброса задержек и дрожания сигналов после FPGA. Таким образом мы полностью исключаем влияние FPGA на качество сигнала и забываем про ModelSim.

Перечислим основные преимущества моего предложения:
1) Погрешность разброса задержек сигналов можно сделать на уровне 0.005 нс, для сравнения, внутри FPGA, с учетом всего пути распространения - не лучше 0.2 нс.
2) Уровень фазовых шумов - как минимум на 20 дБ лучше.
3) На макете есть прекрасная возможность вручную отъюстировать все параметры: задержки в небольших пределах (путем накладывания диэлектрика с высоким эпсилон на соответствующую линию), номиналы суммирующих резисторов. В интегральном исполнении потребуется только подстройка лазером, что на первых порах может быть не доступно.

Мой вывод такой: пока макет не будет доведен до рабочего образца с тщательным просчетом всей математики, ждать каких-нибудь результатов от интегрального исполнения бесполезно.

Теперь понял, спасибо, извините за моё долгодумство. Пожалуй, стоило бы опробовать Вашу идею, но я сам, к сожалению, не в состоянии этого сделать, а нужных для этого помощников у меня нет.
Однако же не понял Вашего вывода. Да и звучит он слишком уж категорично. А по-моему, одно другому не мешает. То, о чём Вы пишите, в равной степени (в смысле идеи) можно воплотить и в заказном чипе.
А что касается математики, то я писал уже об этом. Нужен мне помощник программист-математик. Возможно, кто и откликнется?

Vitaly_K, у Вас уже была собрана макетная плата, фотографии которой можно найти в статьях. Кто ее конструировал, собирал и отлаживал? В таких случаях часто приходится следовать принципу "сам себе и жнец, и швец, и на дуде игрец".
В интегральном исполнении тоже есть свои нюансы, но согласитесь, дешевле несколько вариантов макеток сделать, чем несколько чипов. К тому же шумы сейчас настолько огромны, что скрываются все недостатки. Читал материалы конференций IEEE, где очень часто пишут сколько много калибровок приходится вводить в чип, чтобы получить рабочий образец. Поэтому надо максимально отработать на макете - это и дешевле, и проще, и быстрее.

Для rloc
Частично Вы правы относительно «жнеца» и пр. Приходилось мне с паяльником в руках и тестером выискивать и исправлять огрехи на печатной плате. Также занимался разводкой в FPGA и моделированием. Проект в формате VHDL, по моей блок-схеме, делал помощник. Прекрасный математик, разработал также ряд программ для расчёта спектра, но не успел довести работу до конца, его уже нет в живых. Принципиальная схема всего устройства тоже моей руки. Печатной платой от разводки до сборки, а также контроллером с программой управления (естественно, с моим участием) занимались ребята из КПИ. Они специалисты именно по синтезаторам, довольно высокого уровня, но жизнь вносит свои коррективы, надо выживать, и сейчас они перешли на тематику титановой сварки, работают по контракту с китайцами. Все эти работы оплачивал мой партнёр в США. Платил понемногу, но за несколько лет набежала немалая сумма. Сомневаюсь, что он и дальше будет тратиться на наши эксперименты.
О шумах. Опять-таки Ваши оценки звучат как приговор. Не такие уж они и огромные, наши шумы. Я уже писал об этом на форуме. Возьмём, к примеру, синтезаторы фирмы MOC. Те же шумы, да ещё всего лишь 20-процентное перекрытие против нашего октавного. И цена от $3,000 до $3,500 против нашей, в несколько раз меньшей. Но главное-то в том, что будут покупать у них, а не у нас. Они – фирма с мировым именем, а кто мы – об этом только мы и знаем. Как говорит Александр Ченакин, он никогда бы не включал в свои разработки комплектующие изделия от небольшой фирмы, поскольку нет никакой уверенности, что завтра эта фирма всё ещё будет на рынке.
Теперь о том, что дешевле, проще и быстрее – наш макет или их чип. Это вроде вопроса, чем лучше работать, «топором да долотом» или же более совершенным инструментом. Ну уж коли ADI берётся за разработку чипа, то и слава богу, не мы ж за это платим. Вы прекрасно понимаете, что главное в этом деле – ЦАП. А руководит работами как раз главный специалист фирмы по DDS, где главное – тоже ЦАП. К тому же структуры DDS и нашего PDS в общем-то схожи, так что и в блочном размещении в чипе проблем особых не должно быть. Конечно, какой-то риск потратить зря ресурсы есть, но, как говорится, «кто не рискует, тот…» и далее по известному тексту.
PS: Кстати, мой партнёр Nicholas Payne будет делать доклад о нашем синтезаторе в следующий вторник, 22-го, на конференции ARMMS в Corby, Англия. Говорит, что я могу подключиться к участию через Skype, но пока не представляю, как это можно будет сделать.
Сайт конференции - http://www.armms.org/conference.php.

А если взять к примеру синтезаторы фирмы Synergy: и шумы будут ниже, и цена порядка 200$, и диапазон октавный, и фирма известная и крупная?


Спорить не буду, не легко Вас переубедить. Тем же самым "топором да долотом" потом придется новоиспеченный чип на макетку ставить и обвязку всякую делать. Хорошо, что Вы подметили аналогию с DDS, решаемые проблемы будут очень близки.

Интересно ещё то, что в направлении DDS "топорное" решение открывает гораздо больше возможностей и горизонтов, в т.ч. по частоте, чем интегральное от тех же Analog Devices. Выигрыш у интегрального решения типа AD9910 или AD9912 пока только в цене, габаритах и простоте реализации, но никак не в чистоте спектра, максимальной частоте, скорости перестройки и гибкости. В последнем критерии я бы именно их назвал топорными: возможностей гибкой конфигурации прямого синтеза Аналоговые Девицы пока предоставляют мизер.