Собираю PLL описываемый в литературе разной, симуляцию в Кеденсе провожу. Компоненты стандартные: Определитель фазы, charge pump, фильтр, управляемый генератор, буфер выходной, и отдача с делителем частоты.

Проверил подогнал значения компонентов и составляющих, примерно через 1 микросекунду он уже синхронизируется и работает нормально.

Теперь я думаю, а как можно эффективнее внедрить функцию которая определяыет когда PLL синхронно работает? т.е. как в FPGA чипах например выходной сигнал Lock, если Lock активен то можно использовать частоту PLL.

я например думал подвесить исключающее ИЛИ к выходам определителя фазы...но мне кажется есть вероятность что оба выхода могут быть на один или два раза идти в одной фазе...даже несмотря на то что сам генератор еще не синхронизовался, таким образом дадут на выход ложный сигнал будто генератор готов к работе.

Нужно какое то более надежное схемное решение и в тоже время не сложное, чтоб на чипе много места не отняло.

Что посоветуете?

извиняюсь опять тему не туда вставил, надо было в Проектирование Аналоговых и Цифровых ИС