Я начинающий разработчик на пЛИС.
Есть такой проект на OpenCOREs: http://opencores.org/project,udp_ip_stack - стек TCP/IP.
Test Bench там адаптирован под Virtex ML605. Мне хотелось бы его реализовать на Spartan SP601. Syntethise само собой у меня прошел нормально, а вот Implementation захлебнулся из-за ucf-файла под ML605.
Внимание вопрос: есть ли в документах Xilinx схема FPGA Pin для адаптации I/O Constraints для SP601? Типа, я посмотрел доки на платы SP601 и ML605, но ничего не нашел. Наиболее, наверное, приближены документы Hardware Guide и Constraints Guide.

Как мне выполнить эту задачу?
P.S. говорят, что если не правильно разнести по ножкам, то можно спалить ПЛИС\плату! Такое счастье возможно?

для начала открыть ucf файл и методом анализа того что там написано, понять что это такое. потом курить Constraints Guide и вносить нужные правки.

скачайте схемы или готовые ucf файлы на платы ML605 и SP601 с сайта xilinx.com из раздела отладочных плат и документаций на них.
Далее просто замените в вашем UCF ноги ПЛИС, соответствующие подключению Ethernet PHY Marvell 88E1111.



P.S. ну и другие ноги, которые в вашем UCF используются, тоже посмотрите и замените.

Вопросы такие потрясают конечно! Всегда интересно, ладно вы начинающей, спрашивать не зазорно и все когда-то были начинающими,
но тут другое интересно, вы же не для собственного интереса решили этим заняться. Скорее всего вы где-то работает и это, так сказать, ваша
боевая задача. Неужели в нашей отрасли все так плохо, что нет ни какой преемственности. На вашей работе разве нет старшего товарищ, который
может хотя бы элементарные основы объяснить того с чем вы работаете. Или вам дали плату поставили задачу и мол решай как хочешь?

А если по теме, то задумайтесь не секундочку, вы не просто дизайн с одного семейства Virtex-6 хотите перенести на другое семейство Spartan-6.
Вы хотите дизайн с одной отладочной платы перенести на другую. Там вообще все разное от разводки до используемых микросхем.
Тут до курения Constrain гайдов еще пара тройка месяцев упорной работы.
И проект вы взяли сразу сложный, начните с простого, помигайте диодами на вашей SP601, разберитесь как выводы назначать как вообще плис работает,
потом переходите к констрейнам, начните с базовых вещей и постепенно двигайтесь к более сложным.
Вот вам в помощь ссылка на блог знающего человек
http://forums.xilinx.com/t5/PLD-Blog/Timin...of-5/ba-p/57594

+500

Да только сейчас заметил, в дизайне для опенкоресного ядра используется HardwareTEMAC, который есть в V6 и отсутствует в S6.
В дополненние к аппаратному TEMAC от Xilinx обычно используется туча плохо задокументированных констреинтов, начиная от ручного позиционирования всяких там IODELAY, кончая MultiCycle констреинтами.

Так что, 1 год курения даташитов топикстартеру обеспечен.

Для начинающего разработчика на ПЛИС, как мне кажется, Вы взялись за слишком сложную задачу.

+1

Это последняя открытая статейка на тему... Полезно!

http://kit-e.ru/articles/plis/2010_12_38.php

Да, вот меня обрадовали. Я и так колебался браться ли за венчурный проект на Xilinx. -1 разработчик на ПЛИС

Значит под SP601 это проект так просто не переделать. Предложите, какой-нибудь проект с открытым кодом (желательно на VHDL) и что еще более важно хорошо задокументированный или с opercores, или откуда-нибудь еще, чтобы я мог реализовать полноценный tcp\ip стек на Xilinx SP601. Я же не первый наверное!

Если нужен TCP - то это процессор c LWIP или Linuxом, однозначно. Под SP601 естественный выбор процессора - Microblaze.
Вот и пляшите от печки. Изучите EDK + SDK. Код у него правда закрытый. Или ищите открытый процессор, под который портирован LWIP и линух.
Только гемморой это ещё больший, чем решение задачи из вашего первого поста.

Если для протокола транспортного уровня достаточно - UDP, то тут можно и самому простенький FSM сваять взяв формат пакета UDP/IP с википедии.
На канальном уровне нужно ядро TEMAC - тут недавно на форуме черовек предлагал своё ядро для тестирования - вот и возьмите его


P.S. http://electronix.ru/forum/index.php?showtopic=95266