Топология в доке приведена, страница 7 и 13(для клоков). Да и остальные вещи, которые стоит соблюдать тоже описаны.
 tn4614.pdf ( 638.41 килобайт ) Кол-во скачиваний: 659


Еще здесь есть полезные данные:
 TN4717.pdf ( 592.56 килобайт ) Кол-во скачиваний: 497

 TN4719.pdf ( 676.96 килобайт ) Кол-во скачиваний: 898

 TN4720.pdf ( 407.73 килобайт ) Кол-во скачиваний: 408

Примеры топологии DIMM и SO-DIMM модулей c DDR3 есть на сайте JEDEC. Только регистрироваться надо. Для DIMM DDR2 есть даже файл платы, сделанный в allegro.

Ant_m, невнимательно читаете. Я уже ссылку на JEDEC привел. И не все там закрыто регистрацией, есть и свободно доступные вещи. Собственно я дизайны оттуда и стягивал... Не помогли правда, но это уже другой вопрос.

Uree
Прошу прощения за кросспост, по вашей ссылке не ходил, поэтому не видел что она ведет на jedec.

Просматривая дизайн DDR3 модулей обратил внимание что дифф. пара частоты синхронизации шунтируется конденсатором несколько пФ.
Так ли необходим этот конденсатор или можно обойтись без него? Тем более у меня топология простая: один контроллер - один чип памяти.
Понятно что нужно это смоделировать, но до этого дойду только через несколько недель, когда плата будет в более-менее готовом виде...

Уменьшено РґРѕ 83% 976 x 407 (53.39 килобайт)

А в HyperLynx LineSim если попробовать смоделировать подобную линию передачи? Это можно сделать и на этапе пред-топологического анализа по идее.

Подскажите,пожалуйста,нужныди терминаторы на CKE и ODT?

Да, нужны.

В руководстве на S-6 сказано 4.7 к на землю. Там что, не параллельная терминация?

И ещё, сколько рекомендуемый уровень кросстоков если замерять в HL?

Мы оба частично не правы Извиняюсь вчера ответил почти не подумав.
ODT - терминация нужна.
CKE - резистор 4,7к в землю.



Вот еще, рекомендации на DDR3 интрефейс V6:

Спасибо!

Кто-нибудь пробовал в Hyperlynx проверять SI? У меня в направлении плис память на dq всё в норме, а обратно провал какой-то огромный. Модель использовал ту что ise генерит. Никто не знает в чём дело?

Уменьшено РґРѕ 58% 699 x 472 (63.24 килобайт)

Я тоже пытался моделировать это дело http://electronix.ru/forum/index.php?s=&am...st&p=988558, только для SDRAM. И там так же в направлении FPGA<--SDRAM всякая хрень. Может у памяти более мощные буфера на выходе.

Проверяйте модели. Проблема либо в неправильном ODT, либо неправильный буфер в модели ПЛИС. Про модели Спартана сказать не могу, но например для Виртекса, модели SSTL15_DCI есть только вход и только выход. Двунаправленной модели нет. Поэтому приходится руками указывать нужную модель.

Уменьшено РґРѕ 86% 1205 x 869 (289.62 килобайт)

З.Ы. Моделировано не в гиперлинксе. Индекс i - сигнал внутри корпуса(или на кристалле).

Для DDR3 вроде как на младший разряд повесили дополнительную функцию - участие в процедуре write-leveling: "The prime DQ for a x16 configuration is DQ0 for the lower byte and DQ8 for the upper byte. It outputs the status of CK sampled by LDQS and UDQS. All other DQ (DQ[7:1], DQ[15:9]) continue to drive LOW. Two prime DQ on a x16 enable each byte lane to be leveled independently (стр.119 прикрепленного документа)". Получается что младший разряд свапировать на другие разряды нельзя? Можно ли свапировать другие разряды внутри байта между собой?

Вообще, вопрос конечно интересный
Ответ такой - в общем виде у DQ0 и DQ7 DQ8 менять расположение нельзя. А если погрузиться в частности, то Spartan6 не поддерживает write-leveling Write-leveling требуется только тогда когда на шине адреса висит много микросхем памяти. Т. е к одному контроллеру подключено от 2-х микросхем. А это, для Spartan6 не возможно - у него даже нет сигнала CS# для памяти...

Так-что можете смело менять данные как вам угодно.