Нужна помощь с сигналом avl_ready DDR3 Опции

[billidean]

Здравствуйте.

Проблема моя связана с сигналом avl_ready от IP-ядра контроллера DDR3.

Имеется два проекта:
первый - ядро контроллера DDR3 с небольшой обвязкой, для отработки обмена с внешней памятью;
второй - большой проект с несколькими ядрами (PCIExpress,FFT,DDR3) + большие обвязки всего этого.

При каждой компиляции первого проекта сигнал avl_ready от IP-ядра контроллера DDR3 после заливки конфигурации в кристалл равен '1' (отслеживаю в SignalTap),
а вот второй проект приходится раз 5-6 компилить, чтобы добиться этой 'единички' (пробовал удалять папки "db","db_incremental" - результат тот же).
Настройки компиляции для обоих проектов одинаковы.

Если Вы знаете, в чем косяк ( может быть и мой %_( ), подскажите ПЛЗ.

[bogaev_roman]

Временные ограничения выполняются? Есть еще в тулсах external memory inerface toolkits попробуйте прогнать проект (сам с ней практически не работал), она позволяет автономно проверить работоспособность контроллера с внешней памятью.

[KPiter]

Здравствуйте.

Проблема моя связана с сигналом avl_ready от IP-ядра контроллера DDR3.

Имеется два проекта:
первый - ядро контроллера DDR3 с небольшой обвязкой, для отработки обмена с внешней памятью;
второй - большой проект с несколькими ядрами (PCIExpress,FFT,DDR3) + большие обвязки всего этого.

При каждой компиляции первого проекта сигнал avl_ready от IP-ядра контроллера DDR3 после заливки конфигурации в кристалл равен '1' (отслеживаю в SignalTap),
а вот второй проект приходится раз 5-6 компилить, чтобы добиться этой 'единички' (пробовал удалять папки "db","db_incremental" - результат тот же).
Настройки компиляции для обоих проектов одинаковы.

Если Вы знаете, в чем косяк ( может быть и мой %_( ), подскажите ПЛЗ.

Если с времянками все ок, то ресет на DDR контроллер происходит?

[Koluchiy]

Похожая проблема.

Есть проект, который работает на 2 планки DDR3.

После запуска avl_ready = 0, init_done, cal_success, cal_fail также постоянно равны нулю.
При этом, доступа к emif debug toolkit нет (виснет при попытке соединения).

Для той же платы легко создается простенький проект с теми же планками, но который прекрасно работает, без проблем с калибровкой.
Впрочем, равновероятно этот проект может и не заработать с теми же симптомами.
Настройки во всех случаях одинаковые, проблем с времянками нет, скрипт .tcl применяется, скрипт .sdc тоже.

Такое впечатление, что при увеличении сложности проекта сыпятся времянки.
Но TimeQuest про это молчит, т.е. чего-то не законстрейнено.

У кого такое было, как решали?

Stratix V, да...
Quartus 12.1 (с SP1 или без, пробовали и там и там).

Контроллер DDR3 создается как часть Qsys.

[TRILLER]

Возможно немного не в тему - всё же обсуждение про Альтеру..
Для Ксайлинкса при повторной перепрошивке одного и того же(рабочего) проекта довольно часто не проходит калибровка DDR3. Помогает только выключение питания. Подробно с проблемой не разбирался - небыло особой необходимости.
В свете похожих проблем с альтерой возникает вопрос - может дело в самой памяти?

[Koluchiy]

Мдя.

Короче, объявил я как asyncronous интерфейсный клок (afi_clk) контроллера DDR.
Ессно, все констрейны альтеровские от этого пошли в известном направлении.

Будьте внимательны .

[novartis]

Короче, объявил я как asyncronous интерфейсный клок (afi_clk) контроллера DDR.

А что это значит ? в мегавизарде параметр такой?

Проблему описанную в первом топике решал так:
ноги DQ/DQS цеплялись к плиске с низу (если смотреть на чип-планер), там же внизу по центру разместил Logic Lock Region для контроллера. Справа и слева от него создал еще Logic Lock Region'ы и вплотную подтянул к контроллеру DDR3. В результате внизу плис были залочены три региона, занявшие там все свободное место. После этого avl_ready не поднимался ни разу, тайм квест не ругался. кое как осенила мысль отодвинуть соседние регионы от контроллера и от нижнего края, позже отодвинул от нижнего края и сам контроллер. больше описываемая проблема не беспокоила ни разу.