диоды в CMOS IO, которые на землю/питание делаются специально, или это побочный эффект технологии (и еще про ESD вопросы) Опции

[yes]

чего-то я не могу понять, забыл/не знал как эти диоды привязываются к затворам транзисторов

интересует для ASIC IO cell-ов для мелких технологий 90нм и ниже

это возникло в связи с интересом по поводу ESD характеристик ячейки

то есть более полный вопрос - какие там еще возникают конденсаторы ну и вообще как можно анализировать ESD

как устроены ESD CLAMP ячейки (которые на питание вешаются)

------------------------------

вообще, каким образом оценивается ESD для группы ножек, то есть некоторое количество IO ячеек, несколько ESD CLAMP и CUT-ы по бокам

видел когда-то апп. ноту, но тогда не обратил внимания, а сейчас найти не смог

[Losik]

Ваш вопрос по ESD достаточно объемный, и в принципе описан в любой из книг по ESD
на сайте http://libgen.org можно поискать доступные для скачивания книги по слову ESD
Также, самой фабрикой, вместе с библиотеками ячеек ввода вывода, поставляется документация на предлагаемые ими методы ESD защиты и методы характеризации.

[Jurenja]

Модели элементов, предоставляемые фабрикой, как правило некорректны для моделирования ESD воздействий, поэтому в большинстве случаев приходится довольствоваться предоставленными фабрикой ESD структурами и ячейками. Или, если они по каким-то причинам не устраивают, изобретать свои ESD элементы, но на свой страх и риск.

[yes]

вопросов у меня много, извиняюсь за сумбурность

1) можно ли утверждать, что ESD должно специфицироваться/рассчитываться на уровне чипа, а не ячейки? упрощая: много IO ячеек и мало/нет CLAMP ячеек - будет ли хуже?

2) какая группа IO более устойчива - та в которой много ячеек (например за счет большей емкости по VCC_IO) или маленькая (за счет меньшей индуктивности от ножки до CLAMP ячейки)? можно ли вообще такой сравнительный анализ делать?

3) хотелось бы какие-то примитивные спайс модели/описания ячеек и параметры тех процесса (ну например затвор пробивается при 5В и т.п.) иметь, чтобы самому делать хоть очень приблизительные, но оценки.

4) какие еще структуры кроме диодов (идеальных) и емкостей/индуктивностей/сопротивлений нужно учитывать при анализ ESD?

дело в том, что мы занимаемся только фронтэндом (то есть в дизайн ките ни лейаутов, ни спайс моделей нет), проект закрыт, то есть сапорт получить долго, ну и трудоемко
а такой вопрос возник и появилось желание разобраться, не совсем абстрактно, а все-таки c привязкой к 90нм или меньше процессу

доступна ли инфа (книжки с http://libgen.org я читать буду, но там слишком много), которую можно почитать? ну и вообще, так как я в этом разбираюсь слабо - буду рад любым подсказкам

[Losik]

1) ESD должно расчитываться на уровне чипа. Если на входе используется диодная пара то использование клампа обязательно, иначе у вас будут проблемы с защитой между входом и землей по положительному импульсу. ( положительный заряд попадая на шину питание, через диод защиты, уходит через кламп на шину земли). При малом количестве клампов они не смогут пропустить весь заряд со входа не вызвав повышения напряжения выше пробивного.
2) если вы используете стандартные площадки для защиты, обычно фабрика указывает правила использования. Например Пара площадок VDD VSS должны находиться рядом и указывается максимально допустимое расстояние между такими парами.
про индуктивность и емкость: все не однозначно и трактуется с позиции достаточности. если 1 кламп сможет пропустить весь ток от импульса 2кВ то зачем их ставить больше?
3) это все поставляется фабрикой, комплектация зависит от их лени. ESD защита плохо моделируется, не все нормально ее характеризуют. Но если вы используете их площадки(а не свой кастомный вариант) то они гарантируют их ESD защиту.
Возьмите любой процесс и посмотрите ESD описание, для разных процессов числа разные. Для оценки - напряжения пробоя затвора в два раза больше напряжения питания(это правило соблюдается почти для всех cmos процессов). Если транзистор 1 вольтовый, напряжение пробоя будет около двух вольт.
4)при моделировании клампа учитывается паразитный биполярный транзистор по подложке.

[9_power]

Количество CLAMP ячеек должно кореллировать с суммарным количеством IO ячеек. Само это количество рассчитывается моделированием и сильно зависит от технологии. Обычно соотношения 1 CLAMP примерно на 3 обычных ячейки должно хватать.