ISE14.3, XC7Z020, core MIG7, нет доступа к банку 502 Опции

[serg_k1]

Здравствуйте, нужно связаться для записи и чтения с DDR3 из XC7Z020. В настоящее время из PL. В дальнейшем эта связь будет и из PS. при синтезе core MIG7 v1.7 для выбора банка доступны только 13, 33, 34 и 35 банки. А требуется сделать банк 502. Пробовал из XPS - так же не доступа. Как это сделать?

[Maverick]

Здравствуйте, нужно связаться для записи и чтения с DDR3 из XC7Z020. В настоящее время из PL. В дальнейшем эта связь будет и из PS. при синтезе core MIG7 v1.7 для выбора банка доступны только 13, 33, 34 и 35 банки. А требуется сделать банк 502. Пробовал из XPS - так же не доступа. Как это сделать?

так вроде ж этот банк жестко привязан к процессору стр 36
если Вы хотите получить доступ к памяти Вам нужно в микропроцессорной системе делать типа DMA (кажется так, если я не ошибаюсь)

[faa]

Здравствуйте, нужно связаться для записи и чтения с DDR3 из XC7Z020. В настоящее время из PL. В дальнейшем эта связь будет и из PS. при синтезе core MIG7 v1.7 для выбора банка доступны только 13, 33, 34 и 35 банки. А требуется сделать банк 502. Пробовал из XPS - так же не доступа. Как это сделать?

DDR3/DDR2 на 502 банке имеет выделенный аппаратный контроллер и MIG для нее не нужен. Она конфигурится и доступна всегда из процессорной секции PS.
Для доступа из PL к этой памяти нужно использовать соответствующие мосты. Их там много: два AXI-мастера, 4 высокоскоростных мастера с FIFO и один мастер ACP.
Через AXI-мастера можно также достучаться до всей периферии PS.
Для доступа из PS к PL есть два AXI-slave.
Память 502 банка аппратно замаплена на физадреса из 1 Гига (0x00000000-0x3fffffff).
Все это подробно расписано в ug585. Дока объемная, но читать надо
Как это все добро построить и использовать - в инете уже есть примеры, в том числе opensource.
Смотрите проекты parallella, RedPitaya. Там все цеплятется к нормальному топу, а не прикручивается к PS в виде корок.
Такой подход (когда PS в виде подмодуля), ИМХО, намного функциональнее и удобнее.

Сообщение отредактировал faa - May 19 2014, 15:09

[serg_k1]

DDR3/DDR2 на 502 банке имеет выделенный аппаратный контроллер и MIG для нее не нужен. Она конфигурится и доступна всегда из процессорной секции PS.
Для доступа из PL к этой памяти нужно использовать соответствующие мосты. Их там много: два AXI-мастера, 4 высокоскоростных мастера с FIFO и один мастер ACP.
Через AXI-мастера можно также достучаться до всей периферии PS.
Для доступа из PS к PL есть два AXI-slave.
Память 502 банка аппратно замаплена на физадреса из 1 Гига (0x00000000-0x3fffffff).
Все это подробно расписано в ug585. Дока объемная, но читать надо
Как это все добро построить и использовать - в инете уже есть примеры, в том числе opensource.
Смотрите проекты parallella, RedPitaya. Там все цеплятется к нормальному топу, а не прикручивается к PS в виде корок.
Такой подход (когда PS в виде подмодуля), ИМХО, намного функциональнее и удобнее.

Спасибо, буду разбираться. Еще есть вопросы. 1. проекты parallella, RedPitaya здесь http://www.parallella.org/ и redpitaya.com?
2. Такой подход (когда PS в виде подмодуля), ИМХО, намного функциональнее и удобнее. - т.е. он (PS) не top?

[Maverick]

Спасибо, буду разбираться. Еще есть вопросы. 1. проекты parallella, RedPitaya здесь http://www.parallella.org/ и redpitaya.com?
2. Такой подход (когда PS в виде подмодуля), ИМХО, намного функциональнее и удобнее. - т.е. он (PS) не top?

1. да
2. да

[serg_k1]

Для доступа из PL к этой памяти нужно использовать соответствующие мосты. Их там много: два AXI-мастера, 4 высокоскоростных мастера с FIFO и один мастер ACP.
Как это все добро построить и использовать - в инете уже есть примеры, в том числе opensource.
Смотрите проекты parallella, RedPitaya. Там все цеплятется к нормальному топу, а не прикручивается к PS в виде корок.
Такой подход (когда PS в виде подмодуля), ИМХО, намного функциональнее и удобнее.

На parallella, RedPitaya ничего не нашел - просто не понял, как это сделать. Если можно показвать там пример - буду очень признателен.
Собираюсь подключить (пока для быстрой записи порциями , а затем и чтению) PL - High Performance AXI Slave Port - MemoryInterfaces - DDR3. Подключение к AXI через XPS->Hardware -> Create or Import Peripheral Wizard. Тут скорее всего AXI4-Lite. Хотя, наверное, лучше axi4-burst. но ,видимо ,сложнее. Пока это ничего не пробовал. Потому что есть проблема. Собрал эту систему с подчиненным ARM. И хотел посмотреть его в ISIM. ISE пишет, что не поддерживает процессор (так ли это?). Тогда использовал PlanAhead & XPS. Смотрю в ISIM(PlanAhead) и не вижу , что что-то шевелится.
Задал board Z702 и только сигналы PS_POR_B=1, PS_SRST_B=1 и PS_CLK =33(50)MHz в test_bench. Сигналы доходят до процессора. Хотел посмотреть частоты FCLK_CLK0..3 или др. FCLK_CLK0 как раз и есть ACLK на axi_interconnect и axi_masrer. но там тишина.
В панели XPS->Zync->clockGenerator все перепробовал и 0123 -зеленые. Помогите разобраться.

Сообщение отредактировал serg_k1 - May 26 2014, 07:21

[serg_k1]

Скорее всего что-то не так подключаю. Там , в том что я хотел подключить, используется программа для настройки и обмена. А мне нужно , чтобы все работало от PL. Что-то типа Custom AXI IP for Vivado IP Integrator, xapp1168. Vivado 13 у меня нет. нашел подобный пример в xilinx ar37425. но тут тоже проблемы. Может у кого-то есть готовый пример.поделитесь, пожалуйста.
обьясните как можно посмотреть работоспособность в Isim. Выяснил , что ISIM напрямую не работает с проектом с ARM. (xAPP744). Нужна плата подключенная, загруженный в нее bitstream и программная система. Получается процессор реальный , а PL симулируется.
тогда я решил использовать microblaze ( а его можно в Isim смотреть?). К нему подключаю из ar37425 axi master. смотрю Isim. Вроде все сигналы подключены - зеленые. Но ,к сожалению, сигнал m_axi_awready не взводится в 1. т.е. нет готовности шины. Получается, что здесь тоже нельзя посмотреть. Или я что-то не так делаю.