WG вопросы по редактору CES Опции

[nxn]

Произошол сбой в редакторе CES. При каждом сохранении выводится сообщение о несоответствии базы данных платы и базы CES. Воссановление из резервных копий результата не дает, переупаковка с последующей прямой аннотациет то же.
Можно ли создать базу CES заново?
И второй вопрос, имена некоторых цепей в CES заканчиваются тремя уголками. Под этим именем (с уголками в конце имени) находятся две разных цепи, которые я бы хотел провести диф. парой. Но создать диф пару из таких цепей система не позволяет. Можно ли убрать такое объединение цепей?

[fill]

Произошол сбой в редакторе CES. При каждом сохранении выводится сообщение о несоответствии базы данных платы и базы CES. Воссановление из резервных копий результата не дает, переупаковка с последующей прямой аннотациет то же.
Можно ли создать базу CES заново?
И второй вопрос, имена некоторых цепей в CES заканчиваются тремя уголками. Под этим именем (с уголками в конце имени) находятся две разных цепи, которые я бы хотел провести диф. парой. Но создать диф пару из таких цепей система не позволяет. Можно ли убрать такое объединение цепей?

1. Удалить *.db.
А что написанно в логе? Может проблему можно решить внутри CES?
2. А что это за диф. пара такая будет? Ведь объединение двух (и более) физич. цепей в одну происходит если они соединены через последовательный резистор (кондер). В принципе процессом первичного создания электр. цепей можно при создании базы CES в диалоге где ставим Electrical_Net_Preferences и префиксы дискретных компонентов. Можно например поставить максимальное кол-во цепей на электр. цепь в 1 (по умолчанию 5) и тогда вообще объединения не будет.
В Exp2005 можно убрать физическую цепь из электрической, надо поставить галочку в столбце Analog.

Сообщение отредактировал fill - Feb 26 2006, 09:34

[nxn]

На одном из концов диф пары стоит резистор.
Спасибо, разъединил цепи установкой Analog.
Сообщения о несоответствии базы данных платы и базы CES прекратились после установки галок в CES Edit-Design preference-Powers and grounds колонка routable.

Максимальное количество цепей в объединениии можно изменить на вкладке CES Electrical net preferences.

[elantra]

WG2005. CES не хочет объединять цепи соединенные резистором в электрическую цепь. _R ставил, (хотя как оказалось это не обязательное условие). Настройки во вкладке - как писал fill. Как побороть. Нужно DDR разводить, а без этого выравнивание не получится.

[fill]

WG2005. CES не хочет объединять цепи соединенные резистором в электрическую цепь. _R ставил, (хотя как оказалось это не обязательное условие). Настройки во вкладке - как писал fill. Как побороть. Нужно DDR разводить, а без этого выравнивание не получится.

Symptoms
CES does not recognize nets on both sides of a series resistor.

Electrical net is not showing up even though it should be there.

CES is not showing electrical nets.

Nets are not being displayed with the ^^^ characters.

Series connected physical nets are not assigned to same electrical net in CES.
Solutions
CES does create electrical nets through resistor packs, as long as 2 conditions are met:
1. The resistor prefix is specified (typically change R to R,RN in Edit -> Design Preferences -> Discrete Component Prefixes,

Resistors entry, then run Data -> Update Electrical Nets), and

2. Two pin symbols are used on the schematic - this is how CES knows the series pin connections.

Note: The discrete for the electrical nets must be a 2 pin device.


Edit > Design Preferences > Electrical Net Preferences -

Maximum number of nets per Electrical net defaults to a value of 5.

Power net pin count threshold defaults to a value of 25.

Note: Sometimes the maximum number of nets can go over 5 and not show up properly in the CES form.


Edit > Design Preferences > Discrete Component Prefixes

Check the reference designators to make sure that they reference designator is included in the list.

[elantra]

Проблема в том, что это цепь DDR_CLK дифференциальная с терминацией, то есть две "электрические" цепи дифф пары затерминированы между собой. может есть пример рисования такой схемы в DxD?

[fill]

Проблема в том, что это цепь DDR_CLK дифференциальная с терминацией, то есть две "электрические" цепи дифф пары затерминированы между собой. может есть пример рисования такой схемы в DxD?

[elantra]

У Вас нет резисторов последовательного согласования в дифф паре, а только параллельное согласование, а мне требуются. У мнея не DIMM а отдельные микросхемы. Как мне быть?

[fill]

У Вас нет резисторов последовательного согласования в дифф паре, а только параллельное согласование, а мне требуются. У мнея не DIMM а отдельные микросхемы. Как мне быть?

Проект мне свой пришлите по почте, чтоб не изобретать самому (на нем и попробую найти решение).

fill@megratec.ru

[elantra]

Может лучше VIDAR выложить, чтобы руками пощупать. Уберу лишнее - с удовольствием пришлю.

[elantra]

 DDR_CLK_DIFF.bmp ( 385.45 килобайт ) Кол-во скачиваний: 186
Вот пример

[fill]

 DDR_CLK_DIFF.bmp ( 385.45 килобайт ) Кол-во скачиваний: 186
Вот пример

Тестовая структура с подобной последовательностью без проблем создалась:

[elantra]

А проектик с таким результатом не выложите? Какие ключевые настройки?

[fill]

А проектик с таким результатом не выложите? Какие ключевые настройки?

[elantra]

Там не видно схемы, только PCB и CES. у меня DxD и Exp 2005. И CES я настраиваю из DxD. Может в этом проблема?

Сообщение отредактировал elantra - Jul 6 2006, 11:00

[dmitry-tomsk]

Посоветуйте, как от глюков в CES избавиться. Переименовал название двух правил по зазорам, при сохранении в expedition появляются старые названия в CES и настройки зазоров все сбиваются! Теперь удалить вообще ничего не получается!

[fill]

Посоветуйте, как от глюков в CES избавиться. Переименовал название двух правил по зазорам, при сохранении в expedition появляются старые названия в CES и настройки зазоров все сбиваются! Теперь удалить вообще ничего не получается!

Дефект уже зарегестрирован мной на менторе ранее.
Я также нашел временное решение (Будьте осторожны, сделайте перед этим копию проекта, т.к. иногда данные действия могут привести к полной поломке CES):
1. удаляем Default\default.cdb\Layout
2. открываем CES в Expedition и делаем все нужные изменения
3. сохраняемся в Expedition
4. открываем DV и в нем CES - система создает новый CES для схемы с настройками из топологии.

[elantra]

Учитывает ли CES при вычислении длинны пин пэйров длинну переходного отверстия(эксперимент показал - не учитывает)? Или его можно заставить учитывать. Гиперлинкс их при расчете учитывает - и разница приличная. Мне нужно согласовать длинну проводника 10 милс , а преходное 60-70 милс. И как передать в гиперлинкс правильно пирог платы(по умолчанию предаются не весь)? Как передать в гиперлинкс высвобождение в плэйне под переходное. В реальности они разные, а в ГЛ все одинаковые - какое напишешь)

[Krasilnikov]

Помогите разобраться в ситуации.

Есть плата с настройками CES
Есть проект и схема в DC. Схема создавалась отдельно от платы - был перенос из другого САПР платы, затем эту схему и билиотеки реализовали в DC.
Теперь нужно объеденить схему и плату не потеряв настройки CES.

открываю плату и экспортирую натройки.
Затем провожу Forward annotation из схемы чтобы обновить библиотеки и цепи
пытаюсь в схеме импортировать настройки CES - не получается (часть классов импортируется, часть нет)

что делаю не так?
как правильно переносить настройки CES?
как правильно объединять схему и плату

[Krasilnikov]

Почему в CES могут отсутствовать все цепи которые есть в проекте?

[Griffin]

Александр, подскажите а есть документация удобная по CES?
скажем так кошерный Workflow)) что в каком порядке лучше задавать, работа с формулами,тонкости и прочее?
help Обычный все же не очень дружественен
есть ли PDF отдельные на английском или русском?

[fill]

Александр, подскажите а есть документация удобная по CES?
скажем так кошерный Workflow)) что в каком порядке лучше задавать, работа с формулами,тонкости и прочее?
help Обычный все же не очень дружественен
есть ли PDF отдельные на английском или русском?

В приложениях на английском (сам не смотрел - времени не было, да мне и так практически все понятно, за исключением вопросов "сращивания" разных проектов и импорта\экспорта CES, т.к пока таких задач от легальных пользователей не получал )
Материалы лаб. весят 30Мб - посмотрю, может как нибудь можно будет их уменьшить, тогда выложу все на нашем сайте.

[nxn]

DC Exp. 2007.5
На схеме есть цепи DDR_DATA от процессора к памяти. В каждой цепи стоят резисторы. В случае, когда стоят одиночные резисторы, CES правильно объединяет части до резистора и после резистора в одну Electrical net. В случае, когда ставится резисторная сборка, добиться объединения не могу. И резисторы и сборки имеют RefDes R.
Возможно ли вообще объединить в Electrical net цепи с использованием резисторных сборок.

[fill]

DC Exp. 2007.5
На схеме есть цепи DDR_DATA от процессора к памяти. В каждой цепи стоят резисторы. В случае, когда стоят одиночные резисторы, CES правильно объединяет части до резистора и после резистора в одну Electrical net. В случае, когда ставится резисторная сборка, добиться объединения не могу. И резисторы и сборки имеют RefDes R.
Возможно ли вообще объединить в Electrical net цепи с использованием резисторных сборок.

http://megratec.ru/forum/1/?find=%D3%C2%CF%D2%CB%C9

В приложениях на английском (сам не смотрел - времени не было, да мне и так практически все понятно, за исключением вопросов "сращивания" разных проектов и импорта\экспорта CES, т.к пока таких задач от легальных пользователей не получал )
Материалы лаб. весят 30Мб - посмотрю, может как нибудь можно будет их уменьшить, тогда выложу все на нашем сайте.

Т.к. "подняли" старую тему - на нашем сайте есть перевод данного тренинга