реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Ошибки в синхронной схеме при нарушении времянок, как это продемонстрировать ?
toshas
сообщение Dec 2 2014, 07:32
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 372
Регистрация: 14-02-06
Пользователь №: 14 339



Добрый день!

Необходимо показать, что нарушение временных ограничений приводит к неправильной работе схемы.

Сделан простой проект для отладочной платы на Kintex 7:

1. генератор меандра на триггере
2. две параллельных цепи триггеров
3. сравнение значений на выходе триггеров
4. заданы временные ограничения (5 нс) и соответственно этому триггеры тактируются
5. один из триггеров вынесен максимально далеко от остальных для нарушения таймингов.
6. подключен chipscope для наблюдения ошибок и их подсчета

В результате - по отчету тайминг нарушен (при разном размещении от 10 пс до 2 нс) а ошибки не возникают.

Что сделано неверно ? Как максимально просто сделать такую демонстрацию ?








Эскизы прикрепленных изображений
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение


Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
Gorby
сообщение Dec 2 2014, 07:49
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 449
Регистрация: 28-10-04
Из: Украина
Пользователь №: 1 002



Цитата(toshas @ Dec 2 2014, 10:32) *
В результате - по отчету тайминг нарушен (при разном размещении от 10 пс до 2 нс) а ошибки не возникают.
Что сделано неверно ? Как максимально просто сделать такую демонстрацию ?


Неверно выбраны условия запуска в железе.
Времянка считается для самых жестких условий (процесс-напряжение-температура).
И сбои легко увидеть во временнОй симуляции - после такого триггера сигнал становится неопределенным.

А вы вот выберите самый худший кристалл из партии, занизьте ему питание ядра и нагрейте. Гарантирую - засбоит.


--------------------
Умею молчать на 37 языках...
Go to the top of the page
 
+Quote Post
SM
сообщение Dec 2 2014, 07:50
Сообщение #3


Гуру
******

Группа: Свой
Сообщений: 7 946
Регистрация: 25-02-05
Из: Moscow, Russia
Пользователь №: 2 881



Цитата(toshas @ Dec 2 2014, 10:32) *
Что сделано неверно ? Как максимально просто сделать такую демонстрацию ?


Мало нарушили. Если хотите, чтобы тайминг стабильно нарушился, то надо анализировать сетапы на фаст корнере (а по умолчанию оно делается на worst case). И вот если там будет нарушение - то и в железе оно гарантировано... А так - повезет/не повезет.
Go to the top of the page
 
+Quote Post
Amurak
сообщение Dec 2 2014, 08:08
Сообщение #4


Местный
***

Группа: Свой
Сообщений: 211
Регистрация: 18-11-12
Пользователь №: 74 459



Частоту тактирования побольше сделайте (времянки станут жостче).
Go to the top of the page
 
+Quote Post
TRILLER
сообщение Dec 2 2014, 09:20
Сообщение #5


Частый гость
**

Группа: Свой
Сообщений: 180
Регистрация: 17-02-09
Из: Санкт-Петербург
Пользователь №: 45 001



Здравствуйте.
Недавно проводил эксперимент с передачей данных из доменов не кратных частот одного и того же DCMа как раз на К7. А конкретно из 300 МГц передавал в 400. Соответственно ограничение было 0,833 нс.
Наблюдал устойчивую ошибку только при превышении тайминга на >0.4 нс. Потом грел феном кристалл - число ошибок росло, однако они появлялись далеко не во всех битах шины. Советую для подобного эксперимента использовать широкую шину >32, с большим диапазоном нарушений. Ну и погреть можно для наглядности(если есть отображение температуры).
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 03:47
Рейтинг@Mail.ru


Страница сгенерированна за 0.02306 секунд с 7
ELECTRONIX ©2004-2016