Правильное использование locked у PLL Опции

[Jackov]

Приветствую!

Имеется Cyclone4, а в нём имеется PLL.
Как известно PLL на рабочий режим выходит не сразу, сразу после запуска она выдаёт нестабильную частоту.
Тактировать схемы такой нестабильной частотой, понятное дело, нельзя - могут сбойнуть. Для этого в PLL предусмотрен специальный выход "locked". Доподлинно неизвестно синхронизирован ли этот выход с тактовой частотой выдаваемой PLL, или нет. Потому встаёт вопрос: как правильно использовать этот выход.
Я предлагаю такую схему:

На Verilog-е выглядит так:

Код

module M1(
    ....................................
    (*chip_pin = "Y2"*) input inMHz50);


    wire Locked33_6, MHz33_6_;
    PLL1 PLL1(.c0(MHz33_6_), .locked(Locked33_6), .inclk0(inMHz50));
    wire Enable33_6Q;
    DFF Enable33_6(.q(Enable33_6Q), .d(Locked33_6), .clk(MHz33_6_), .clrn(1'd1), .prn(1'd1));
    wire MHz33_6;
    LCELL Cell(.out(MHz33_6), .in(Enable33_6Q & MHz33_6_));

    .......ля-ля-ля тополя.......
endmodule

LCELL нужен только для того чтобы на него сослаться в констрейнах, по другому я не сумел.

Сами констрейны выглядят так:

Код

derive_clock_uncertainty

#тактовая частота с генератора 50МГц
create_clock -period 50MHz -name {inMHz50} [get_ports {inMHz50}]

#тактовая частота с PLL
create_generated_clock -name MHz33_6_  -source [get_ports {inMHz50}] [get_pins {PLL1|altpll_component|auto_generated|pll1|clk[0]}] -divide_by 5 -multiply_by 7 -duty_cycle 70.00
create_generated_clock -name MHz33_6   -source [get_pins {PLL1|altpll_component|auto_generated|pll1|clk[0]}] [get_nets {Cell}] -invert

То что в названии частоты присутствует 33,6 МГц - это пережиток прошлого, сейчас там 70.
В последней строчке я и ссылаюсь на LCELL, "-invert" присутствует из-за того что компилятор по каким-то своим причинам инвертирует сигнал после LCELL.

Вопроса, собственно, два: Правильно ли использовать выход "locked" подобным образом? И если правильно, правильно ли заданы констрейны?

Сообщение отредактировал Jackov - Jan 22 2015, 18:28

[Opex]

У xilinx есть клоковые буферы со входом enable, у альтеры, наверное, тоже есть подобное.
Можно использовать locked в качестве сигнала сброса.
Всякие хитрые манипуляции с тактовой, мне кажется, до добра не доведут..

И еще, обычно трассы для тактовых сигналов в плисах отделены от обычной логики, элемента "И" может и не оказаться, тогда клок разведется через логику, и опять в клоки. Такой каши лучше избегать.

Сообщение отредактировал Opex - Jan 23 2015, 09:00

[bogaev_roman]

to Jackov Что мешает использовать этот сигнал в качестве сброса(инверсный)? Что на altera, что на xilinx я так и делаю.

[ViKo]

to Jackov Что мешает использовать этот сигнал в качестве сброса(инверсный)? Что на altera, что на xilinx я так и делаю.

И я.

Код

module Reset_m (
  input    bit        res_ext,    //!< External reset (knob, port)
  input    bit        no_lock,    //!< PLL no locked reset
  input    bit        res_cmd,    //!< MCU command reset
  input    bit        clks,        //!< Slow Clock
output    bit        res_int        //!< Internal wide device reset
);
  bit            rest;        //!< Reset start
  assign rest = res_ext || no_lock || res_cmd;
  
  bit        [1:0]    ress;        //!< Reset sequence
  always_ff @(posedge rest, posedge clks) begin
    if (rest) ress <= '1;
    else ress <= {ress[0], 1'b0};
  end
  assign res_int = ress[1];

endmodule : Reset_m

[Jackov]

У xilinx есть клоковые буферы со входом enable, у альтеры, наверное, тоже есть подобное.

Ммм... не совсем понял.

Всякие хитрые манипуляции с тактовой, мне кажется, до добра не доведут..

Согласен, сам такое не люблю. Но я же немножко.
Как я думаю, дребезгов, гонок и прочих гличей быть не должно.

И еще, обычно трассы для тактовых сигналов в плисах отделены от обычной логики, элемента "И" может и не оказаться, тогда клок разведется через логику, и опять в клоки. Такой каши лучше избегать.

Забыл написать, этот LCELL подключил к глобальному клоку, судя по Чип Планеру, действительно подключился.

Можно использовать locked в качестве сигнала сброса.

to Jackov Что мешает использовать этот сигнал в качестве сброса(инверсный)? Что на altera, что на xilinx я так и делаю.

И я.

Не хотелось бы. Это до каждого триггера пойдёт линия сброса - усложняет трассировку, а если сброс делать синхронным то ещё и логику. Конечно, можно не каждый триггер сбрасывать, а только нужный, но это надо думать какие нужно, какие нет, а думать над этим желания нет, т.к. у меня в проекте сброс вообще не предусмотрен, ПЛИСка в устройстве одна и сбрасывать её попросту некому, да и ненужно это - запустилась и работает.

[Hose]

Яков, начните с изучения плл. Он красиво нарисован в описании на семейство... И есть у меня такое подозрение, что там уже реализовано отключение выхода при отсутствии захвата. Если не найдете, или нет такой функции, то не стоит делать, поскольку захват плл - штука условная и аналоговая, учитывая ширину петли альтеровского плл. Устанете потом искать куда пропадают такты.

[Opex]

Ммм... не совсем понял.

У альтеры вон есть какой-то Clock Control Block, и у него есть вход enable, 0 подать, и не будет выходить клок.

Не хотелось бы. Это до каждого триггера пойдёт линия сброса - усложняет трассировку, а если сброс делать синхронным то ещё и логику. Конечно, можно не каждый триггер сбрасывать, а только нужный, но это надо думать какие нужно, какие нет, а думать над этим желания нет, т.к. у меня в проекте сброс вообще не предусмотрен, ПЛИСка в устройстве одна и сбрасывать её попросту некому, да и ненужно это - запустилась и работает.

Вы вручную что ли все разводить собираетесь?
А кто без ресета все в нужное начальное состояние устанавливает?

[SM]

Не хотелось бы. Это до каждого триггера пойдёт линия сброса - усложняет трассировку,

Это, с какого перепуга то? У Вас и так резет обязан быть. Вот к нему и примешать lock.

[DuHast]

Только меня смущает, что на MHz33_6 не будет ни какой частоты?

[Jackov]

Яков, начните с изучения плл. Он красиво нарисован в описании на семейство... И есть у меня такое подозрение, что там уже реализовано отключение выхода при отсутствии захвата. Если не найдете, или нет такой функции, то не стоит делать, поскольку захват плл - штука условная и аналоговая, учитывая ширину петли альтеровского плл. Устанете потом искать куда пропадают такты.

Что я могу сказать? Смотрел осциллографом, когда этот locked переходит в 1 частота к этому времени действительно стабилизируется. А без него схема сбоит.

У альтеры вон есть какой-то Clock Control Block, и у него есть вход enable, 0 подать, и не будет выходить клок.

Ага, спасибо за наводку, посмотрю.

Вы вручную что ли все разводить собираетесь?

Это, с какого перепуга то?

Я, конечно, утверждать не берусь, но рассуждая логически, чем сложнее трассировка, тем хуже тайменги, а у меня и так констрейны с натяжкой сходятся.
Хотя если для асинхронного сброса есть специально выделенная сеть, как для клоков, тогда да, тогда усложнить не должно.

А кто без ресета все в нужное начальное состояние устанавливает?

У Вас и так резет обязан быть. Вот к нему и примешать lock.

Ну почему же обязан? Кто ПЛИСку ресетить будет? Некому её ресетить. Я не знаю как у Хилых, но Альтера гарантирует при старте нулевые состояния на всех триггерах.

Только меня смущает, что на MHz33_6 не будет ни какой частоты?

Она там есть, только 70 Мгц - имена старые остались.

[DuHast]

Она там есть, только 70 Мгц - имена старые остались.

У Вас
MHz33_6 = locked AND (locked задержанный на такт)
откуда там клок?

[SM]

Хотя если для асинхронного сброса есть специально выделенная сеть, как для клоков, тогда да, тогда усложнить не должно.

Именно так. Тем более, что домешивание LOCK к и так имеющемуся резету, добавит лишь один логический элемент во всю схему, никак более ее не изменив.

[ViKo]

Вижу в Мегавизарде Альтеры Enable self-reset on loss lock. Отметить галкой и забыть про сбои.

[Jackov]

У Вас
MHz33_6 = locked AND (locked задержанный на такт)
откуда там клок?

Да, картинку криво нарисовал, верхний вход элемента И должен быть подключён к клоку от PLL.

[Jackov]

Вижу в Мегавизарде Альтеры Enable self-reset on loss lock. Отметить галкой и забыть про сбои.

Посмотрел, это не то.

Именно так. Тем более, что домешивание LOCK к и так имеющемуся резету, добавит лишь один логический элемент во всю схему, никак более ее не изменив.

Нет желания возиться с этими сбросами, хотелось бы обойтись малой кровью.

У альтеры вон есть какой-то Clock Control Block, и у него есть вход enable, 0 подать, и не будет выходить клок.

Да, нашёл:

Пожалуй остановлюсь на этом варианте. Завёл locked с PLL на вход разрешения напрямую, надеюсь пичёк в начале не проскочит.

[Opex]

Xilinx, кстати, не рекомендует использовать такое отключение клока, а вместо этого использовать входы CE.

Xilinx® recommends that you use the CLB clock enable pin instead of gated clocks.
Gated clocks can cause glitches, increased clock delay, clock skew, and other undesirable
effects. Using clock enable saves clock resources, and can improve timing
characteristic and analysis of the design.
If you want to use a gated clock for power reduction, most FPGA devices now have a
clock enabled global buffer resource called BUFGCE. However, a clock enable is still the
preferred method to reduce or stop the clock to portions of the design.

Сообщение отредактировал Opex - Jan 26 2015, 15:18

[Jackov]

а вместо этого использовать входы CE.

Это где они находятся?

[Opex]

В триггерах всяких, и т.д.
Просто рекомендуется писать

if (enable) begin
...
end

если нужна отключаемая часть схемы, а что и как там конкретно отключится - среда сама разберется.
Почти то же самое, что и ресет, только просто на паузу ставится. Поддерживается аппаратно, дополнительных ресурсов не потребует, трассировку дополнительно не усложнит.

[Jackov]

if (enable) begin
...
end

Обратно не понял. Если так написать, то это получится обыкновенный DV-триггер на базе D-триггера плисочного, и эта DV логика потребует ресурсов.

[SM]

DV-триггер на базе D-триггера плисочного,

Что такое DV-триггер?

А это синтезируется, скорее всего, в подачу сигнала "enable" на вход CE "обычного плисочного триггера", а на вход его данных будет подано то, что внутри этого условия описано.

[Jackov]

Что такое DV-триггер?

Если V == 1, триггер работает как обычный D, если V == 0, хранит своё состояние. Как-то так:

А это синтезируется, скорее всего, в подачу сигнала "enable" на вход CE "обычного плисочного триггера", а на вход его данных будет подано то, что внутри этого условия описано.

CE это который вот этот?

Кстати да, этот вход давно мне покоя не даёт. Где-то слышал или читал, что это разрешение клока. Но это разрешение надо подавать синхронно клоку или необязательно? И как к нему достучатся из верилога? Что-то мне подсказывает, что одним таким условием не обойдёшься, скорее всего надо ещё и настройки компилятора крутить.

[doom13]

Кстати да, этот вход давно мне покоя не даёт. Где-то слышал или читал, что это разрешение клока. Но это разрешение надо подавать синхронно клоку или необязательно? И как к нему достучатся из верилога? Что-то мне подсказывает, что одним таким условием не обойдёшься, скорее всего надо ещё и настройки компилятора крутить.

Достучаться, как и написано выше

Код

always@(posedge clk)begin
    if(en) q <= d;
end

[Krys]

Xilinx, кстати, не рекомендует использовать такое отключение клока, а вместо этого использовать входы CE.

CODE

Xilinx® recommends that you use the CLB clock enable pin instead of gated clocks.
Gated clocks can cause glitches, increased clock delay, clock skew, and other undesirable
effects. Using clock enable saves clock resources, and can improve timing
characteristic and analysis of the design.
If you want to use a gated clock for power reduction, most FPGA devices now have a
clock enabled global buffer resource called BUFGCE. However, a clock enable is still the
preferred method to reduce or stop the clock to portions of the design.

Судя из приведённого текста (к стати, дайте плиз линк на исходник), наоборот, хилинх рекомендует использовать именно такой глобальный тактовый буфер с входом разрешения.

[SM]

Кстати да, этот вход давно мне покоя не даёт. Где-то слышал или читал, что это разрешение клока. Но это разрешение надо подавать синхронно клоку или необязательно? И как к нему достучатся из верилога? Что-то мне подсказывает, что одним таким условием не обойдёшься, скорее всего надо ещё и настройки компилятора крутить.

Да, подавать надо с соблюдением Tsu и Th, но это проследит сам разводчик. Как достучаться - установить этот триггер в виде примитива (модуля) (для LatticeXP2, например, так - FD1P3AY ff_inst (.D(data), .SP(en), .CK(clk), .Q(data_out) ). Название примитива и имена портов следует смотреть в хелпе на конкретное семейство ПЛИС. Так как, используя условие в верилоге, синтезатор заведет его на CE только в том случае, если это будет выгоднее других способов по взвешенной оценке всех критериев оптимизации. Для того же Lattice, например, оно начинает пользоваться CE тогда, когда достаточно много триггеров его использует, так как CE, как и резеты, могут быть подключены к вторичным глобальным линиям, которые экономят ресурс разводки для сильно разветвленных сигналов.

[ViKo]

Точно так же, как и подавать данные на D вход.
Могу даже предположить, что CE на самом деле не затрагивает тактовый сигнал никак, а манипулирует именно с данными. Можно влезть в структуру триггера и разобраться.

[SM]

Можно влезть в структуру триггера и разобраться.

В среднестатистическом триггере затрагивает именно клок. Так как один элемент 2И-НЕ, нужный для реализации CE по клоку, это 4 транзистора, а 2-2И-ИЛИ + 1 инвертор, что надо для реализации по данным, аж считать лень сколько.... (на вскидку где-то 14 штук)

[ViKo]

Книжка есть - Пухальский, Новосельцева. Цифровые устройства.
Там можно почитать, что да как.

[SM]

Там можно почитать, что да как.

Есть куда более точные источники - например SPICE модели стандартных ячеек из технологических библиотек. Если не лень читать схему в виде SPICE описания, я выложу. У меня есть в запасе и те, где клок отключают, и где данные коммутируют аналоговыми ключами, первых больше, чем вторых.

PS
Хотя, извините, нет, не выложу. NDA, черт бы его побрал.

[Opex]

Судя из приведённого текста (к стати, дайте плиз линк на исходник), наоборот, хилинх рекомендует использовать именно такой глобальный тактовый буфер с входом разрешения.

Вы прочитали невнимательно.
ug626 - Synthesis and Simulation Design Guide.

[Jackov]

Как достучаться - установить этот триггер в виде примитива (модуля)

Проблематично, слишком много таких триггеров.

[SM]

Проблематично, слишком много таких триггеров.

А Вам зачем об этом думать? Синтезатор что ли что-то куда-то впихнуть не может?

Если их много, их можно в цикле "for generate" расставить... например...

[Jackov]

А Вам зачем об этом думать? Синтезатор что ли что-то куда-то впихнуть не может?

Если их много, их можно в цикле "for generate" расставить... например...

Видимо я чего-то недопонимаю.
Стоит задача заблокировать работу схемы в момент когда ПЛЛ выдаёт нестабильную частоту. Для этого вывод lock у ПЛЛ заводим на вход СЕ триггерам, притом всем (можно не всем, а только критичным) триггерам в схеме, ибо все триггеры должны быть заблокированы. И вот не совсем понято как это написать. Приходит на ум способ описания асинхронного сброса

Код

always @(posedge CLK or posedge aReset)
begin
    if(aReset)
    begin    Q = 1'd0; end
        else begin Q = D; end
end

Только вместо aReset должен быть этот самый СЕ, но как я разумею в Верилоге такого нет.
А как через generate организовать, чёт не соображу.

[SM]

Извращение какое. Зачем его разводить по всей схеме? Пустите весь клок через него, используя элемент навроде DCS у Lattice ( стр. 19-20 в документе ), если уж так приспичит. Хотя, самое правильное, пускать его именно на асинхронный резет вместе с общим резетом, так как, при сбое, lock может пропасть уже после того, как сам клок сбойнет. Детектор lock-а не умеет предугадывать сбои. Хотя я за все время ни разу не видел такое вживую, чтобы лок пропадал при стабильном входном клоке.

[Krys]

Вы прочитали невнимательно.

очень внимательно. Написано: не используйте гейтед клок. Но если всё же надо, то используйте глобальный буфер с разрешением. Глобальный буфер с разрешением - не совсем гейтед клок.

Только вместо aReset должен быть этот самый СЕ, но как я разумею в Верилоге такого нет.

Откройте тот самый документ от Opex: http://www.xilinx.com/support/documentatio...inx14_7/sim.pdf Стр. 62, там один в один Ваш код. Ну и что, что название сброс, а не разрешение? Для машины нет разницы, как Вы его назвали.

[Opex]

очень внимательно. Написано: не используйте гейтед клок. Но если всё же надо, то используйте глобальный буфер с разрешением. Глобальный буфер с разрешением - не совсем гейтед клок.

The BUFGCE primitive creates an enabled clock buffer using the BUFGMUX select mechanism.
BUFGCE is a global clock buffer with a single gated input.

...most FPGA devices now have a clock enabled global buffer resource called BUFGCE.
Тот самый глобальный буфер с разрешением. А дальше
However, a clock enable is still the preferred method to reduce or stop the clock to portions of the design.
Противопоставление СЕ этому буферу.

[Krys]

Это всё понятно. Однако просто гейтед клок в их понимании - это когда тактовая стробируется прямо на обычных лутах. Это страшно, и чтобы было не так страшно они советуют ставить глобальный буфер с разрешением.
Ну а фраза

a clock enable is still the preferred method

- тут есть слово предпочтительный, но не значит же, что mandatory. Т.е. кто разобраться сам не может - ему подсказывают, что раз не можете, тогда не парьтесь, а поверьте нам. Но кто может разобраться - тот уж сам выберет, что ему надо. preferred - это не категорично.

[Opex]

Советуем использовать одно, но лучше используйте другое?
Я, наверное, еще не очень понимаю их хитрую индийскую логику

[Jackov]

там один в один Ваш код.

Не совсем, у меня в always-е два сигнала фигурируют, там один. Попробую завтра так сделать, отпишусь что получилось.

[Krys]

Советуем использовать одно, но лучше используйте другое?
Я, наверное, еще не очень понимаю их хитрую индийскую логику :laugh:

Вам что, надо выкрутиться любой ценой? Или в каком-то информационном состязании победить, закрыв глаза на всё?

Я освежу историю, с чего всё началось.

Был совет использовать глобальный буфер с разрешением.
Вы сказали, что так делать не рекомендуется, приведя фрагмент текста на английском, где сказано, что не рекомендуется гейтед клок, а вместо этого лучше глобальный буфер с разрешением.
Я возразил, что наоборот рекомендуется.
И тут Вы начали выкручиваться.

Моё понимание того фрагмента на английском: "гейтед клок не рекомендуется, лучше вместо него глобальный буфер с разрешением (не являющийся в чистом виде тем, что они понимают под гейтед клок). Но предпочтительным остаётся использование CE в каждом триггере".
И ещё раз: "предпочтительно CE, но и глобальный буфер вполне пойдёт вместо чистого гейтед клока. Вот гейтед клок - тут уж точно лучше не использовать". Что значит "предпочтительно"? Это может значить, например, что с весовым коэффициентом 51% предпочтительно CE, но во многих случаях (например 49%) удобнее глобальный буфер с разрешением. Так что тут разработчик должен оценить все обстоятельства и принять решение, одно из двух, оба не возбраняются. Если он не в состоянии принять решение - то тогда ему говорят предпочтительно CE.

Итого: на исходный вопрос можно ли использовать глобальный буфер с разрешением ответ - вполне, и это следует в частности из того текста на английском.

Не совсем, у меня в always-е два сигнала фигурируют, там один

Ну да, у Вас асинхронный сброс, не вчитался. Просто сотрите его из олвейза ))) Будет сброс синхронный, а засинтезируется он как клок енэйбл. И наверняка (потом покажете кусок схемы) он ляжет как дополнительный вход LUTа, стоящего перед входом данных триггера. По опыту, не хочет синтезатор подключать сигналы типа CE к соответствующим входам триггера, лучше ему через LUT. Ну на то есть причины конечно (хотя это касается Xilinx, в Альтере может и захочет).

[Opex]

Вам что, надо выкрутиться любой ценой? Или в каком-то информационном состязании победить, закрыв глаза на всё?

Откуда выкрутиться? Я куда-то попал?
Во все глаза искал совет использовать BUFGCE, видел только CE. Ткните уже носом, куда смотреть.
Я вот вижу:
Xilinx® recommends that you use the CLB clock enable pin instead of gated clocks.
If you want to use a gated clock for power reduction, most FPGA devices now have a
clock enabled global buffer resource called BUFGCE. However, a clock enable is still the
preferred method to reduce or stop the clock to portions of the design.

Перевод такой:
Xilinx рекомендует использовать CLB CE вместо gated clocks.
В ПЛИСах теперь есть BUFGCE, однако лучше использовать CE.

Неправильно перевожу? Или есть другой источник сведений?

Моё понимание того фрагмента на английском: "гейтед клок не рекомендуется, лучше вместо него глобальный буфер с разрешением

Понял, у меня с английским проблемы.

Приоритет по предпочтительности использования:

1) BUFGCE.
2) CLB CE.
3) Gated clock.

Так получается?

[SM]

1) BUFGCE.
2) CLB CE.
3) Gated clock.

Так получается?

Нет. Не так.

1) CLB CE.
2) BUFGCE.
3) Gated clock.

Но, в данном, конкретном случае, явно BUFGCE просится, ввиду особенности задачи.

[ViKo]

Топикстартеру надо пересмотреть свою позицию:

Это до каждого триггера пойдёт линия сброса - усложняет трассировку, а если сброс делать синхронным то ещё и логику. Конечно, можно не каждый триггер сбрасывать, а только нужный, но это надо думать какие нужно, какие нет, а думать над этим желания нет, т.к. у меня в проекте сброс вообще не предусмотрен, ПЛИСка в устройстве одна и сбрасывать её попросту некому, да и ненужно это - запустилась и работает.

[Krys]

Топикстартеру надо пересмотреть свою позицию:

В чём конкретно?

1) CLB CE.
2) BUFGCE.
3) Gated clock.
Но, в данном, конкретном случае, явно BUFGCE просится, ввиду особенности задачи.

Поддерживаю. Да и задача то вполне распространённая. Поэтому я и говорю "предпочтительно" - это может означать например 51% против 49% случаев, так что грань в решении весьма неоднозначная, нужно учитывать свои особенности.
А приоритеты я бы даже так расставил:
1) CLB CE.
2) BUFGCE.
100) Gated clock
, показывая, что BUFGCE довольно близко к CLB CE и лишь немного уступает последнему для общего случая (для конкретного может не уступать).

Откуда выкрутиться? Я куда-то попал?

Вам возразили. Для многих это недопустимо, и надо с этим не соглашаться до последнего во что бы то ни стало.

Xilinx® recommends that you use the CLB clock enable pin instead of gated clocks.
If you want to use a gated clock for power reduction, most FPGA devices now have a
clock enabled global buffer resource called BUFGCE. However, a clock enable is still the
preferred method to reduce or stop the clock to portions of the design.

Перевод такой:
Xilinx рекомендует использовать CLB CE вместо gated clocks.
В ПЛИСах теперь есть BUFGCE, однако лучше использовать CE.

Неправильно перевожу? Или есть другой источник сведений?

Нет, другого источника нет, кроме, пожалуй, опыта и сухого остатка от прочтения других доков возможно и от других плис. Переводите наверное правильно. Но вот воспринимаете не совсем (ИМХО). Я бы перевёл так:
1. Xilinx рекомендует использовать CLB CE вместо gated clocks.
2. Но если всё же gated clocks нужен, то В ПЛИСах теперь есть BUFGCE,
3. Однако лучше предпочтительнее использовать CE. При том даже не так. Дословный перевод данного пункта более мягкий: "тем не менее, CE всё ещё является предпочтительным методом...". Т.е. так написано, чтобы показать отсутствие категоричности в использовании CE вместо BUFGCE.

[ViKo]

Krys, перечитайте тему с начала, что не задавать неотвечаемое.

Диву даюсь - обсуждаются способы манипуляции тактовой частотой, которая еще не установилась.

[Krys]

Krys, перечитайте тему с начала, что не задавать неотвечаемое.

Почему же неотвечаемое? Перефразирую вопрос: что в процитированном Вами фрагменте Вам не понравилось?

[SM]

100) Gated clock

Да не 100) он, а именно 3). Просто, его надо уметь готовить - им пугают не знающих, так как легко можно получить глитчи в клоке при некорректном использовании. Но стоит подумать пару минут, и нарисовать диаграммы включение и выключения, и все встанет на свои места, как избежать этих глитчей. Во всем остальном (почти, еще задержка будет другая, но вполне детерминированная) он от BUFGCE, где безглитчевая схема встроена, и ее самому описывать не надо, не отличается.

[ViKo]

Почему же неотвечаемое? Перефразирую вопрос: что в процитированном Вами фрагменте Вам не понравилось?

"думать над этим желания нет" - а там, может, всего от пары триггеров и зависит зависание всей схемы. Это еще надо умудриться подвесить схему.
"усложняет трассировку" - для сброса есть специально выделенные цепи, вплоть до глобального сброса каждого триггера.
- я не смотрел конкретно, но разве та галочка в мегавизарде self-reset on loss lock не спасает, пока тактовая частота не установится?

[Krys]

Да не 100) он, а именно 3)

Тогда так:
1) CLB CE.
1,15) BUFGCE.
3) Gated clock.

)))))

[Jackov]

Не совсем, у меня в always-е два сигнала фигурируют, там один. Попробую завтра так сделать, отпишусь что получилось.

Ну да, у Вас асинхронный сброс, не вчитался. Просто сотрите его из олвейза ))) Будет сброс синхронный, а засинтезируется он как клок енэйбл. И наверняка (потом покажете кусок схемы) он ляжет как дополнительный вход LUTа, стоящего перед входом данных триггера. По опыту, не хочет синтезатор подключать сигналы типа CE к соответствующим входам триггера, лучше ему через LUT. Ну на то есть причины конечно (хотя это касается Xilinx, в Альтере может и захочет).

В общем вот. Имеем такой код:

Код

module test(output reg Q, input D, En, input Clk);
    always @(posedge Clk)
    begin
        if(En)
        begin
            Q = D;
        end
    end
endmodule

Синтезатор, вроде, ссинтезировал правильно

А вот как развелось


Такое ощущение, что надо чего-то в настройках повращать.
Запускал в Квартуе 9.1 для Циклона 4.

1) CLB CE.
2) BUFGCE.
3) Gated clock.

Но, в данном, конкретном случае, явно BUFGCE просится, ввиду особенности задачи.

Поясните ньюфагу по хардкору. Если всё правильно понял, то Gated clock - это разрешение клока на триггере, BUFGCE - переключатель клоков с входом разрешения. CLB CE - это что за зверь?

Топикстартеру надо пересмотреть свою позицию:

Разверните мысль, пожалуйста.

Сообщение отредактировал Jackov - Feb 5 2015, 16:51

[ViKo]

Развернул уже, и не раз.

[Jackov]

Развернул уже, и не раз.

Да, увидел.

"думать над этим желания нет" - а там, может, всего от пары триггеров и зависит зависание всей схемы. Это еще надо умудриться подвесить схему.

Точно нет. Проект большой. Это надо все автоматы сбрасывать (а их больше десятка), кое-какие регистры, в общем надо долго и нудно в этом копаться.

"усложняет трассировку" - для сброса есть специально выделенные цепи, вплоть до глобального сброса каждого триггера.

Да, мне уже объяснили. И в связи с этим я начал кое-что переосмысливать. Если асинхронный сброс действительно распространяется по выделенным линиям и он ни как не усложняет трассировку, тогда может быть имеет смысл сбрасывать асинхронно все триггеры, и не ломать голову какие нужно сбрасывать, а какие нет?

- я не смотрел конкретно, но разве та галочка в мегавизарде self-reset on loss lock не спасает, пока тактовая частота не установится?

Это не то. Не помню точно что это, но точно не то. Скорее всего там речь идёт о частоте от генератора, а у нас ПЛЛ в самом начале нестабильную частоту выдаёт, и вот это надо как-то задавить.

[ViKo]

Это не то. Не помню точно что это, но точно не то. Скорее всего там речь идёт о частоте от генератора, а у нас ПЛЛ в самом начале нестабильную частоту выдаёт, и вот это надо как-то задавить.

Да ну... как написано, сброс при потере захвата ФАПЧ, так и будет. Перезагрузка. Значит, пока ФАПЧ не установилась, состояние "загрузки" будет оставаться. Не будет же ПЛИС вечно перезагружаться при включении.

[SM]

И в связи с этим я начал кое-что переосмысливать. Если асинхронный сброс действительно распространяется по выделенным линиям и он ни как не усложняет трассировку, тогда может быть имеет смысл сбрасывать асинхронно все триггеры, и не ломать голову какие нужно сбрасывать, а какие нет?

Ну, только, некоторые, обычно, надо и предустанавливать... По этой части недавно темка была, где я подробно все описал, что и как надо делать, чтобы после такого асинхронного резета все завелось без сбоев - http://electronix.ru/forum/index.php?showtopic=125343. Та тема немного о другом, но и применима к Вашему случаю - все сбрасываете асинхронно, а вот на разрешение работы триггеров, инициирующих первичные процессы в системе, в тех случаях, когда это может привести к метастабильности от неудачного отпускания резета, подаете слегка задержанный сигнал того же резета, синхронизированный с клоком. Получите минимум занятых ресурсов.

Только не догадайтесь завести этот резет на резет PLL - оно тогда само себя заклинит через Lock

[ViKo]

а вот на разрешение работы триггеров, инициирующих первичные процессы в системе, в тех случаях, когда это может привести к метастабильности от неудачного отпускания резета, подаете слегка задержанный сигнал того же резета, синхронизированный с клоком.

как показано в сообщении №4

[Jackov]

Да ну...

Я устанавливал эту галку - не помогло, на старте частота нестабильна.

Та тема немного о другом, но и применима к Вашему случаю - все сбрасываете асинхронно, а вот на разрешение работы триггеров, инициирующих первичные процессы в системе, в тех случаях, когда это может привести к метастабильности от неудачного отпускания резета, подаете слегка задержанный сигнал того же резета, синхронизированный с клоком. Получите минимум занятых ресурсов.

Ну я так и не пойму зачем эти сложности, если асинхронные сбросы триггеров подключаются к глобальным линиям? Не проще ли сбрасывать все триггеры разом, предварительно засинхронизировать асинхронный сброс?

[SM]

Не проще ли сбрасывать все триггеры разом, предварительно засинхронизировать асинхронный сброс?

Ну если это возможно, засинхронизировать его со всем необходимым сразу, то, конечно, проще. Но в реальности, обычно, так не бывает, поэтому оказывается проще оставить сброс асинхронным, но отодвинуть начало работы схемы на 1-2 такта от сброса, сделав сдвинутый по времени enable в одной...двух точках, отвечающих за начало работы. Хотя, для проекта, полностью работающего на одном клоке, наверное это не актуально.

[Jackov]

Ну если это возможно, засинхронизировать его со всем необходимым сразу, то, конечно, проще. Но в реальности, обычно, так не бывает, поэтому оказывается проще оставить сброс асинхронным, но отодвинуть начало работы схемы на 1-2 такта от сброса, сделав сдвинутый по времени enable в одной...двух точках, отвечающих за начало работы. Хотя, для проекта, полностью работающего на одном клоке, наверное это не актуально.

Я понял, Вы про многоклоковый дизайн. Да, у меня именно такой. Спасибо за наводку.

[Krys]

А вот как развелось

Ну как я и предсказывал:

Будет сброс синхронный, а засинтезируется он как клок енэйбл. И наверняка (потом покажете кусок схемы) он ляжет как дополнительный вход LUTа, стоящего перед входом данных триггера. По опыту, не хочет синтезатор подключать сигналы типа CE к соответствующим входам триггера, лучше ему через LUT. Ну на то есть причины конечно (хотя это касается Xilinx, в Альтере может и захочет).

Кто может ответить, почему к аппаратному входу CE триггера не подключает такие вещи? (я могу предположить некоторые причины, но не уверен).

К стати, вопрос: как получить такую схему после разводки в Квартусе (коллеге надо, квартус 9.0, плисина FLEX10K), т.е. что куда нажать, чтобы вывело?

Если всё правильно понял, то Gated clock - это разрешение клока на триггере, BUFGCE - переключатель клоков с входом разрешения. CLB CE - это что за зверь?

Ну этот документ и термины от Xilinx, в альтере, кажется, это называется Ripple Clock. Но предлагаю Вам этот документ всё же прочитать, буквально пару страниц, вокруг того абзаца на английском, там есть все разъяснения и примеры, что есть что. В двух словах:
Вы немного перепутали:
CLB CE - это "разрешение клока на триггере".
BUFGCE - правильно.
Gated clock - питание входов CLK триггеров от выхода логики (триггер или лут), зачастую с подключением этого выхода к глобальной линии.

[des00]

Синтезатор, вроде, ссинтезировал правильно

А вот как развелось


Такое ощущение, что надо чего-то в настройках повращать.
Запускал в Квартуе 9.1 для Циклона 4.

Ничего удивительного. Именно для вашего примера, использование сигнала En, как сигнала разрешения ENA триггера в LE не эффективно. Причины объясняются тут Cyclone IV Device Handbook -> Logic Elements and Logic Array Blocks in Cyclone IV Devices -> Logic Array Blocks.

.....
Each LAB consists of the following features:
■ 16 LEs
■ LAB control signals
■ LE carry chains
■ Register chains
■ Local interconnect
......
LAB Control Signals
Each LAB contains dedicated logic for driving control signals to its LEs. The control
signals include:
■ Two clocks
■ Two clock enables
■ Two asynchronous clears
■ One synchronous clear
■ One synchronous load
.......

Логический вывод из этого думаю сможете сделать самостоятельно. Это кстати касается всех современных ПЛИС.

[SM]

Логический вывод из этого думаю сможете сделать самостоятельно. Это кстати касается всех современных ПЛИС.

Вот, кстати, именно в данном случае, в проекте из одного триггера, это логике и не поддается. По разводке оба варианта одинаковы (какая разница, завести enable на LAB CE, или на LUT, все равно куда-то заводить, конкуренции между этими сигналами в данной схеме нет), а вот лишний LUT занят (кол-во LUT - вроде как один из критериев оптимизации).

И, кстати, это далеко не всех ПЛИС и сред касается:

Эскизы прикрепленных изображений

 

[ViKo]

Вот, кстати, именно в данном случае, в проекте из одного триггера, это логике и не поддается.

Видимо, потому, что правильнее управлять данными, а не тактами. О чем я выше намекал.

[des00]

Вот, кстати, именно в данном случае, в проекте из одного триггера, это логике и не поддается. По разводке оба варианта одинаковы (какая разница, завести enable на LAB CE, или на LUT, все равно куда-то заводить, конкуренции между этими сигналами в данной схеме нет), а вот лишний LUT занят (кол-во LUT - вроде как один из критериев оптимизации).

Немного не корректно. В случае использования clkena для одного LE из LAB, у вас "убивается" весь LAB. Т.е. вы уже не можете использовать триггеры других 15 ти LE. А LUT можете использовать либо для многолютовой комбинаторики либо для нагрузки триггеров из другого LAB. И в общем случае это приведет к перерасходу ресурсов разводки и не возможности register packing. Тоже самое касается сигналов sclr и sload. А то что ква делает так, ну вот такой у него оптимизатор. Даже в проекте из одного триггера на миллионный чип. Кстати LAB в первых сыклонах был 10LE и там чудно делались сложные (с использованием сигналов clear/load/enable) 40 бит аккумуляторы. В старших, пришлось кое где уйти на 32 бита.

И, кстати, это далеко не всех ПЛИС и сред касается:

Как я понимаю это ячейка латекса, подскажите что за чип, посмотрю даташит, вполне возможно что у них в аналоге LAB есть дополнительные ключи на отключение clkena части триггеров от общего управления

UPD. В стратиксе 5 ом, в LAB 10ALM, в каждом 4 ре триггера. И там, цена желания что бы на счетчике был именно clkena (ручная вставка dffeas примитивов) еще выше.

UPD2. Посмотрел на вашу картинку внимательнее. Судя по всему верхняя половина LE не задействована. Вам повезло, "убийство" верхнего триггера вы не заметили. Вот будет у вас более плотный дизайн, тогда думаю обратите на это внимание

[SM]

И в общем случае это приведет к перерасходу ресурсов разводки

А причем тут "общий случай" и какие-то гипотетические триггеры и сигналы, которые могут быть нужны и которых нет? У нас случай вполне себе частный, и конкретный, от автора:

Код

module test(output reg Q, input D, En, input Clk);
    always @(posedge Clk)
    begin
        if(En)
        begin
            Q = D;
        end
    end
endmodule

1) В части разводки конкуренции нет, больше цепей нет в принципе, следовательно, критерий отпадает (умножается на коэфф. конкуренции = 0).
2) В части нужности других CE - тоже нет, тоже критерий отпадает (умножается на коэфф. конкуренции = 0).
3) В части нужности других триггеров в LAB - опять, конкуренции нет, опять, критерий отпадает (умножается на коэфф. конкуренции = 0).
4) А вот LUT - он и ток кушает, и место (area) занимает, так что критерий имеет вес. Вот его и следует соптимизировать, заведя сигнал на CE.

Как я понимаю это ячейка латекса, подскажите что за чип, посмотрю даташит, вполне возможно что у них в аналоге LAB есть дополнительные ключи на отключение clkena части триггеров от общего управления

Нет там таких ключей, CE тоже общий. Любой смотрите на выбор, разводится одинаково (я проверил на XO2, XO3, XP, XP2, ECP2, ECP3). Просто, там, оптимизатор делает свою работу более логично, нежели квартус.

PS
А когда количество enable-ов от одного сигнала возрастает, так, тем более, есть прямой смысл их объединять в кучу и заводить на CE, и не только на LAB/SLICE CE, но и в более глобальные ресурсы разводки.

[des00]

А причем тут "общий случай"? У нас случай вполне себе частный, и конкретный, от автора:

Код

module test(output reg Q, input D, En, input Clk);
    always @(posedge Clk)
    begin
        if(En)
        begin
            Q = D;
        end
    end
endmodule

1) В части разводки конкуренции нет, больше цепей нет в принципе, следовательно, критерий отпадает (умножается на коэфф. конкуренции = 0).
2) В части нужности других CE - тоже нет, тоже критерий отпадает (умножается на коэфф. конкуренции = 0).
3) В части нужности других триггеров в LAB - опять, конкуренции нет, опять, критерий отпадает (умножается на коэфф. конкуренции = 0).
4) А вот LUT - он и ток кушает, и место (area) занимает, так что критерий имеет вес. Вот его и следует соптимизировать, заведя сигнал на CE.


Нет там таких ключей, CE тоже общий. Любой смотрите на выбор, разводится одинаково (я проверил на XO2, XO3, XP, XP2, ECP2, ECP3). Просто, там, оптимизатор делает свою работу более логично, нежели квартус.

Это все софистика при решении задачи о сферическом коне в вакууме. Вы гуру вам виднее и опыта у вас больше.

Мои результаты по утаптыванию проектов в чипы от альтер приводил на форуме кучу раз. 99.5-99.8 % занятого дспешным кодом третьего сыклона, хлопающего на частоте 192МГц (у него триггерная 250). Всё после изучения даташитов и логических выводов о работе квартуса.

[SM]

Это все софистика при решении задачи о сферическом коне в вакууме.

А Вы вернитесь в мир реальный, к реальному элементарному исходнику из одного триггера, о котором речь в теме идет, и который неоптимально укладывается квартусом. А не о забитии 99% кристалла.

PS
Может, если ему дать больше приоритета на Area, и заведет? Я сейчас посмотрел, в моей среде по умолчанию стоит и Area, и Timing driven.

UPD:
Убрал "Area", ничего не поменялось...

[Krys]

В случае использования clkena для одного LE из LAB, у вас "убивается" весь LAB

Ну значит я правильно подозревал причину. В Xilinx это называется, кажется, control set.

Видимо, потому, что правильнее управлять данными, а не тактами. О чем я выше намекал.

Тактами управлять правильнее с точки зрения энергопотребления. А какие преимущества имеет управление данными?

И, кстати, это далеко не всех ПЛИС и сред касается:

Xilinx этим тоже грешит.

[SM]

А какие преимущества имеет управление данными?

Простоту алгоритма коррекции таймингов между разными клок-доменами. Короче говоря, мозгов много не надо, чтобы развести такой проект. Меньше энергии расходуется на разводку - экономим газ! (правда потом жжем его жрущими девайсами)

Xilinx этим тоже грешит.

Не грешит, а показывает взвешенный подход, где один триггер, там одно, где кристалл под завязку - там другое.

[Krys]

А Вы вернитесь в мир реальный, к реальному элементарному исходнику из одного триггера, о котором речь в теме идет, и который неоптимально укладывается квартусом. А не о забитии 99% кристалла

Про сферического коня - это правильно. Пример тривиальный. Зачем ругать синтезатор из-за ошибки на тривиальных примерах? Да, формально это ошибка, но ругать надо, когда будет неоптимально синтезить нормальные проекты.
Предлагаю засинтезить проект по защёлкиванию шины данных (размером с количество "теряемых" триггеров) по клоку, стробируемому по CE. В этом случае хотя бы синтезатору будет видно, что совершенно все триггеры имеют CE, и ничего не потеряется, если подать CE прямо на соответствующий выделенный аппаратный вход триггера.
Можно ещё дополнительно усложнить задачу, подобрав на входе триггера такую комбинационную функцию, которая бы занимала все входы LUT'а. В этом случае добавление к этой функции ещё одного сигнала приводит к необходимости ещё одного лута, а это уж точно неоптимально (просто в тривиальном примере от добавления сигнала CE к LUT'у ничего страшного не происходит, т.к. ещё есть свободные входы).

Не грешит, а показывает взвешенный подход, где один триггер, там одно, где кристалл под завязку - там другое.

Да я пробовал и на неплотных проектах. Да вообще где ни пробовал - там это везде наблюдалось. Из чего я сделал для себя эмпирический вывод, что с этим надо смириться, CE он добавляет не на аппаратный выделенный вход триггера, а замешивает в LUT.

Простоту алгоритма коррекции таймингов между разными клок-доменами

А если домен один - то нет преимуществ?

[SM]

А если домен один - то нет преимуществ?

Ну это, смотря как этот enable делать. Я имел в виду нечто вроде DCS/BUFGCE/Gated_clock - таким образом, каждый enable создает свой домен, экономя потребление (отключается целый сегмент дерева тактовых сигналов). Но затраты на разводку увеличиваются - так как начинаются проблемы с коррекцией HOLD-ов на междоменных переходах. А подача на CE с точки зрения затратности ресурсов на разводку идентична мультиплексору данных.

Зачем ругать синтезатор из-за ошибки на тривиальных примерах?

Из соображений логики. Раз на тривиальном сделал неоптимально, значит и на нетривиальном где-то лажанется по этой же причине....

[des00]

А Вы вернитесь в мир реальный, к реальному элементарному исходнику из одного триггера, о котором речь в теме идет, и который неоптимально укладывается квартусом. А не о забитии 99% кристалла.

Вот именно что пример высосан из пальца и все вот это:

1) В части разводки конкуренции нет, больше цепей нет в принципе, следовательно, критерий отпадает (умножается на коэфф. конкуренции = 0).
2) В части нужности других CE - тоже нет, тоже критерий отпадает (умножается на коэфф. конкуренции = 0).
3) В части нужности других триггеров в LAB - опять, конкуренции нет, опять, критерий отпадает (умножается на коэфф. конкуренции = 0).
4) А вот LUT - он и ток кушает, и место (area) занимает, так что критерий имеет вес. Вот его и следует соптимизировать, заведя сигнал на CE.

Именно софистика. ответы на 1-3 дал постом выше : "А то что ква делает так, ну вот такой у него оптимизатор". а по пункту 4 ре вы сами вчитайтесь в вашу фразу с точки зрения ПЛИСа и в котором 5к лютов и а фоне потребления этого чипа в статике этот LUT как мертвому припарка.
Понимаю что вам, как асикостроителю, все это чуждо и вызывает бурю негодования. Но, как уже писал, на настоящих реальных проектах поголовное использование сигналов разрешения в качестве clkena триггеров приведет к результату более низкого качества, чем результат полученный со взвешенным использованием того самого clkena (квартус тоже это делает).

[SM]

а фоне потребления этого чипа в статике этот LUT как мертвому припарка.

Вот это, как раз, голимая демагогия. Для оптимизатора есть лишь больше, или меньше, даже если на 1 LSB числа, используемого в расчетах.

поголовное использование сигналов разрешения в качестве clkena

Оно должно быть не поголовное, а оптимальное, на любых проектах. Зачем искать оправдания для банального глюка оптимизатора?

[des00]

Вот это, как раз, голимая демагогия. Для оптимизатора есть лишь больше, или меньше, даже если на 1 LSB числа, используемого в расчетах.


Оно должно быть не поголовное, а оптимальное, на любых проектах. Зачем искать оправдания для банального глюка оптимизатора?

для вас это глюк, для меня это изученная фича, имеющая под собой логические обоснования. задали вопрос - объяснил логику такого поступка, остальные вопросы www.altera.com.

[Krys]

задали вопрос - объяснил логику такого поступка

Не-не-не ))) Объяснения "ну вот такой вот синтезатор, хоть убейте" не годятся )))

имеющая под собой логические обоснования

Объяснили логику поступка Вы только при рассмотрении реальных больших нормальных проектов. На маленьких и тривиальных проектах такое поведение логике не подчиняется. Ну пожалуй за исключением того, что увеличение потребления на маленьких проектах неощутимо, поэтому до звезды, как поступить.

для вас это глюк, для меня это изученная фича

Я бы всё же называл это стандартным термином "known bugs and issues" )) Всё же надо признать, что формально для тривиального проекта это бага. Пусть и ни на что не влияющая.

Из соображений логики. Раз на тривиальном сделал неоптимально, значит и на нетривиальном где-то лажанется по этой же причине....

А если на тривиальном не сделал неоптимально, то всё равно может лажануться на крупном ))) Не застрахуешься. Это как к людям, "отбывшим в местах не столь отдалённых", относятся с недоверием, скажем, при приёме на работу: один раз оступился, значит обязательно ещё раз оступится.

[SM]

для вас это глюк,

Это не "для меня" глюк. Ничего личного. Это просто глюк, и все тут. Суть его я объяснил - если ресурс (свободные триггеры, LUT CE, и т.п.) не занят, то и нечего его "зажимать" непонятно для чего. Я даже предполагаю, для чего он это делает - вероятно, для упрощения себе жизни при инкрементальных размещении и разводке, так как он (глюк) появился как раз примерно в одно время с этими инкрементальными фичами... С инкрементальной точки зрения, конечно, зажопить 7 триггеров про запас выгоднее, чем освободить 1 LUT. Но это никак не оптимально с точки зрения размещения конкретного проекта. Совсем старые версии более эффективно задействовали CE в простых проектах. Да и вообще за квартусом замечено, чем новее версия, тем менее эффективно использование ресурсов ПЛИС (может, чтобы более толстые кристаллы покупали... а может из-за ленивости программистов...). У меня даже был конкретный случай, когда я активно пользовался альтерой, где-то в районе 8-9-х версий квартуса, что после очередного обновления перестал влезать проект, отлично влезавший и работавший ранее и с квартусом, и даже с Max+plus... А уж увеличение area на ровном месте с увеличением версии квартуса, так это вообще, норма жизни.

[ViKo]

Для проверки забейте 4 входных сигнала вместо 1. Например, по И объедините. LUT весь используется, и Quartus будет вынужден использовать CE.
А потом посмотрите быстродействие для обоих вариантов.

[SM]

и Quartus будет вынужден использовать CE.
А потом посмотрите быстродействие для обоих вариантов.

Ничего он не будет вынужден. Он еще может это на 2-х лутах собрать. К сожалению, проверить не могу, нет сейчас квартуса. А быстродействие все равно уложится в заданные констрейны, разница в 1 лут это примерно сотня-две пикосекунд, мелочь, если он и в тривиальном случае не задействует быстрый прямой CE. Но это догадки.

[ViKo]

Ничего он не будет вынужден. Он еще может это на 2-х лутах собрать. К сожалению, проверить не могу, нет сейчас квартуса. А быстродействие все равно уложится в заданные констрейны, разница в 1 лут это примерно сотня-две пикосекунд, мелочь, если он и в тривиальном случае не задействует быстрый прямой CE. Но это догадки.

То, что уложится, понятно. Но максимальную тактовую частоту покажет. На двух LUT - это уже слишком неоптимально, не такой он глупый, Quartus.
Jackov проверит, надеюсь.

[SM]

Но максимальную тактовую частоту покажет.

Но для оптимизации по этому критерию его (ква) надо еще зажать констрейном, чтобы он начал решать этот вопрос. По умолчанию ему не за чем минимизировать эти пути по времени.

[ViKo]

Но для оптимизации по этому критерию его (ква) надо еще зажать констрейном, чтобы он начал решать этот вопрос. По умолчанию ему не за чем минимизировать эти пути по времени.

Задать оптимизацию по скорости, а не по площади. Еще есть третий вариант - баланс между первый и вторым. Не знаю, как там по умолчанию задано.

[SM]

Задать оптимизацию по скорости

Для оптимизации по скорости надо, кроме режима самой оптимизации, еще и скорость задать. Ни одна среда не занимается оптимизацией до тех пор, пока что-то оптимизируется. Все среды оптимизируют до тех пор, пока все пути не уложится в констрейны. Пути, не описанные в констрейнах, оптимизации по скорости не подлежат изначально.

[ViKo]

Не уверен, но помню, что галки SPEED, AREA еще со времен MAXPlus+II были, когда даже слова такого "constraint" никто (я) не знал.
Ок, зададим 1000 МГц, пусть попыхтит.

[SM]

Не уверен, но помню, что галки SPEED, AREA еще со времен MAXPlus+II были

Они меняют стоимости тех или иных критериев. А констрейны задают, к каким путям эти критерии применять.

[Krys]

Для проверки забейте 4 входных сигнала вместо 1. Например, по И объедините. LUT весь используется, и Quartus будет вынужден использовать CE.
А потом посмотрите быстродействие для обоих вариантов.

Тогда уж более очевидный тестовый проект, как я предлагал:

Предлагаю засинтезить проект по защёлкиванию шины данных (размером с количество "теряемых" триггеров) по клоку, стробируемому по CE. В этом случае хотя бы синтезатору будет видно, что совершенно все триггеры имеют CE, и ничего не потеряется, если подать CE прямо на соответствующий выделенный аппаратный вход триггера.
Можно ещё дополнительно усложнить задачу, подобрав на входе триггера такую комбинационную функцию, которая бы занимала все входы LUT'а. В этом случае добавление к этой функции ещё одного сигнала приводит к необходимости ещё одного лута, а это уж точно неоптимально (просто в тривиальном примере от добавления сигнала CE к LUT'у ничего страшного не происходит, т.к. ещё есть свободные входы).

И посмотреть сразу в виде схемы после PAR, так будет надёжнее, чем по косвенным признакам оценивать, как же это легло.

[Jackov]

Тогда уж более очевидный тестовый проект, как я предлагал:

Набросал код. 16 триггеров, у каждого 4-х входовое И.

Код

module test #(parameter N = 16) (output reg [N-1:0]Q, input [N*4-1:0]D, input En, input Clk);
    wire [N-1:0]CombLogic;
    genvar i;
    generate
        for(i = 0; i < N; i = i + 1)
        begin: i_
            assign CombLogic[i] = &D[i*4+3:i*4];
        end
    endgenerate

    always @(posedge Clk)
    begin
        if(En)
        begin
            Q = CombLogic;
        end
    end
endmodule

РТЛ:


Компиляция:


Как видим, теперь вход EN используется.

Однако, Ква триггеры разметал по всему кристаллу:

Такие пироги.

Пользуясь случаем, хочу спросить. Почему синтезатор не даёт использовать generate внутри always-а?
Если generate разворачивается в набор строчек, то какая ему разница где их разворачивать?

И ещё, пытался этот код написать без generate-а, вот так:

Код

module test #(parameter N = 16) (output reg [N-1:0]Q, input [N*4-1:0]D, input En, input Clk);
    always @(posedge Clk)
    begin
        if(En)
        begin
            integer i;
            for(i = 0; i < N; i = i + 1)
            begin
                Q[i] = &D[i*4+3:i*4];
            end
        end
    end
endmodule

Ругается вот на это &D[i*4+3:i*4], говорит, что i - не константа. Собака такой.

[Opex]

Пользуясь случаем, хочу спросить. Почему синтезатор не даёт использовать generate внутри always-а?
Если generate разворачивается в набор строчек, то какая ему разница где их разворачивать?

generate можно за always вынести, смысл такой же останется.

Через цикл так надо писать:

Код

    Q[i] = &D[i*4+3 -: 4];

[Jackov]

generate можно за always вынести, смысл такой же останется.

Он у меня и так вынесен. Почему его туда занести нельзя - вот в чём вопрос.

[SM]

Почему его туда занести нельзя - вот в чём вопрос.

Стандарт языка не позволяет. Се ля ви.

[Krys]

Компиляция:

Вы мне так и не подсказали, как получить такую схему после разводки в Квартусе (коллеге надо, квартус 9.0, плисина FLEX10K), т.е. что куда нажать, чтобы вывело? Заранее спасибо.

По теме: ну и что, что "Ква триггеры разметал по всему кристаллу"? ))) Главное CE задействовал же.

[ViKo]

Вы мне так и не подсказали, как получить такую схему после разводки в Квартусе (коллеге надо, квартус 9.0, плисина FLEX10K), т.е. что куда нажать, чтобы вывело? Заранее спасибо.
По теме: ну и что, что "Ква триггеры разметал по всему кристаллу"? ))) Главное CE задействовал же.

Сначала жмете Chip Planner, потом на нужном логическом элементе шлепаете два раза мышкой, включится Resource Property Editor. Только для FLEX, ACEX такого нет, помнится.
Разметал по кристаллу - чтобы кристал нагревался равномерно.

[Krys]

Сначала жмете Chip Planner, потом на нужном логическом элементе шлепаете два раза мышкой, включится Resource Property Editor. Только для FLEX, ACEX такого нет, помнится.

Спасибо, тогда понятно, почему мы это не нашли ))) Чип планер не поддерживается в принципе для этого семейства. Как люди раньше без этого всего работали? )))