Заполняемость ПЛИС Опции

[_andrew_]

На сколько можно загрузить ПЛИС (в процентном соотношении), чтобы она стабильно работала.
Насколько я помню фирмы-производители гарантируют правильность работы только при неполном заполнении.. или я ошибаюсь?

...я использую XC3S200-4VQ100

[kyle]

что значит стабильно? без сбоев? тогда у меня был проект 98%, работало стабильно в серии...
а если нужно высокое быстродействие, то лучше не превышать 70%

[Azazella]

У меня тоже были проекты, в которых заполнение достигало 97%, на стабильность не жаловался, вот только при условии нормального охлаждения, поскольку при такой загрузке и на более или менне высокой частоте кристаллы сильно нагреваются.
Поскольку у вас корпус с низким теплоотводом, то об этом надо подумать.
А вообще рекомендуют 70%. Но это опять таки зависит от рабочих частот и от того, сколько вы сможете отвести тепла от кристалла (какой тип корпуса, обдув, радиаторы, ...)

[_andrew_]

Ясно, спасиб.
Тогда еще один вопрос. у меня есть FPGA Advantage от ментора. мне надо работать с Block RAM. как мне до него добраться? ISE у меня нет...

[Apast]

Ясно, спасиб.
Тогда еще один вопрос. у меня есть FPGA Advantage от ментора. мне надо работать с Block RAM. как мне до него добраться? ISE у меня нет...

А как вы без ISE собираетесь делать разводку (Place and Route) в кристал?
Без родного софта это сложно (возможно и есть что то универсальное) но я такого не знаю.
Сторонних синтезаторов навалом, на любой вкус и цвет, а вот разводчики исползуются родные.

[_andrew_]

ISE будет, но позже, а к этому времени надо бы по хорошему уже доделать проект... время идет - а работа стоит

[LeonY]

На сколько можно загрузить ПЛИС (в процентном соотношении), чтобы она стабильно работала.

Вопросм некорректный - что значит "стабильно"? Если вы уложитесь (при высоком заполнении) во все ваши временные ограничения, то все будет работать стабильно. Вопрос в том - уложитесь ли? И еще один вопрос в возможномти разводки кристалла на заданные пины. Я лично наступал на эти грабли дважды, правда в эпоху CPLD (серия 7ххх от Алтеры)

ISE будет, но позже, а к этому времени надо бы по хорошему уже доделать проект... время идет - а работа стоит

Проект делать можно, но не до конца - пока нет ISE Вы можете писать код, писать тестбенчи, симулировать и править ошибки (например в ModelSim) функционального характера, можете погонять синтез (FPGA Advantage или Synplicity), посмотреть, какие граничные частоты будут выдавать эти программы - так-что работе нефиг стоять (тут на похабную шутку тянет, но воздерживаюсь). А уж когда появится ISE, останется совсе не много - Place & Route, ну, и если захочется, временная симуляция (хотя я ее не делал уже последние лет 6 - для полностью синхронного проекта в этом нет необходимость, вполне хватает Static Timing Analisys)

[_andrew_]

Может я неправильно выразился... Проект частично готов, чтобы его доделать необходимо только добавить работу с блоком памяти. Вопрос был в следующем: Как мне до него добраться чтобы построить систему целеком а потом просто развести в ISE

[des00]

Может я неправильно выразился... Проект частично готов, чтобы его доделать необходимо только добавить работу с блоком памяти. Вопрос был в следующем: Как мне до него добраться чтобы построить систему целеком а потом просто развести в ISE

может не вежливо выражусь, но может быть вы в конце концов прочитаете букварь на синтезатор ?
особено раздел, который касаеться синтезируемости различных конструкций

Желаю удачи

[_andrew_]

это действительно не очень вежливо.

[Azazella]

Может я неправильно выразился... Проект частично готов, чтобы его доделать необходимо только добавить работу с блоком памяти. Вопрос был в следующем: Как мне до него добраться чтобы построить систему целеком а потом просто развести в ISE

Если вы блок памяти в проекте описываете (не делаете instanse) - то для моделирования нет никаких препятствий.
Если блок памяти вы хотите взять именно BlockRAM и вставить в проект, то вам необходимо найти библиотеку Xilinx Unisim (желательно исходник. поскольку его можно подключить к любому симулятору), оттуда брать компонент и писать алгоритм работы с ним.

[_andrew_]

Спасибо. хочу взять именно BlockRAM. Пошел искать библиотеку...

[Very_hard]

насчет заполнения плисины:
если временные ограничения некритичны, то заполнять можно смело до 90-100 процентов, у меня были проекты на актел с 98% заполнения - все работало зашибись. Но! Если появляются более жесткие требования к быстродействию, стабильности, то зависимость от заполнения кристалла есть. Сам с таким парился. Ее можно победить используя timing constraints... или, восползовавшись floorplan на этапе трансляции, развести критичные внутренности вручную... Мне в другом проекте помог именно флорпланнер. Главное четко понимать, где в проекте узкое место

[DmitryR]

Вообще-то с используемой микросхемой работает бесплатный WebPack, который можно без проблем скачать прямо с сайта Xilinx или получить на диске в любом представительстве. IMHO использовать для столь небольших проектов FPGA Advantage немного смысла.

[3.14]

Я то же хочу выскзаться.
Синхронный дизайн, один констрейн PERIOD (слегка утрирую, все пути для внешней периферии то же надо затянуть), в результате по отчету PAR-a сможите судить будет устройство работать или нет. У меня проект на Spartan3-200, свободных 2 слайса (из 1900).

[jericho]

Спасибо. хочу взять именно BlockRAM. Пошел искать библиотеку...

Зачем ее искать? Может лучше прочитать http://toolbox.xilinx.com/docsan/xilinx7/b...ocs/xst/xst.pdf ?
там описано как синтезировать блочную память BlockRAM в разделе "HDL Coding techniques".