Вопрос по PLL_CLKOUT Cyclone III Опции

[dima32rus]

Для указанного чипа нужно вывести наружу два клока со сдвигом 180 град.
Клоки идут на АЦП, поэтому желательно использовать спец. выводы PLL для уменьшения джиттера.
В документации на чип указано следующее:

Each pin of a differential output pair is 180° out of phase. The Quartus II software places the NOT gate in your design into the I/O element to implement 180° phase with respect to the other pin in the pair. The clock output pin pairs support the same I/O standards as standard output pins (in the top and bottom banks) as well as LVDS, LVPECL, differential HSTL, and differential SSTL.

Собственно вопрос: можно ли использовать пины PLL#_CLKOUTp и PLL#_CLKOUTn для вывода описанных выше клоков без задействования дифф. стандартов? Или же пин PLL#_CLKOUTn можно использовать только при включении одного из оных?

[alevnew]

Проверяется за 5минут - в Квартусе накидайте проект из PLL с выходом наружу, и посмотрите, ругнется или нет.

[dima32rus]

Проверяется за 5минут - в Квартусе накидайте проект из PLL с выходом наружу, и посмотрите, ругнется или нет.

Вопрос в том, можно ли как-нибудь задействовать сразу оба порта PLL с реализацией сдвига между тактами? И если можно, то как?

Объясню подробнее. В PLL формируется некоторая частота. С пина PLL C0 эта частота поступает на порт PLL_CLKOUTp. Все отлично, Quartus дает добро. Мне нужно сделать так, чтобы через порт PLL_CLKOUTn шла та же самая частота, но только проинвертированная.
Можно конечно сделать в самом PLL две нужные частоты и вывести их на обычные I/O, с большим джиттером. Но от этих клоков будет работать АЦП, что скажется на его выходных данных.

[Don Eugenio]

Можно формировать на выходе PLL одну частоту и выводить её на клоковые пины (PLL_CLKOUTp, Quartus автоматически добавит 2ю частоту на 2ю ножку пары). Необходимо только задать правильный стандарт I/O в настройках (проверялось в Q9 со стандартом Differential SSTL Class 1). Сдвиг фазы будет как раз 180 градусов, если же формировать 2 разные частоты и выводить их на пины то возможно нужно будет подбирать сдвиг фазы чтобы получить в итоге идеальные 180, и не факт что получится подобрать.

[dima32rus]

Можно формировать на выходе PLL одну частоту и выводить её на клоковые пины (PLL_CLKOUTp, Quartus автоматически добавит 2ю частоту на 2ю ножку пары). Необходимо только задать правильный стандарт I/O в настройках (проверялось в Q9 со стандартом Differential SSTL Class 1). Сдвиг фазы будет как раз 180 градусов

Да, хотелось бы получить что-то подобное, но только для CMOS-уровней. Но, видимо, так нельзя. Спасибо за ответы, попробую как-нибудь выкрутиться.

[dvladim]

Используйте Differential SSTL. Выходной буфер все равно один и тотже. Меняются только максимальные токи.