Кустарная ФАПЧ на ПЛИС Опции

[ScrewDriver]

Появилась задача: сформировать тактовый сигнал для ЦАП и схемы цифровой обработки, с весьма некруглой частотой, ну например 107,76 МГц и, скажем так, хорошими шумами, из опоры 10 МГц (морионовский малошумящий термостатированный опорник). И есть большое желание обойтись без внешнего ФАПЧа отдельной микросхемой, потому что по ряду причин подходит нам только 1288ПЛ1У, и применение ее для формирования монохромата на такой низкой частоте - это как-то из пушки по воробьям, как мне кажется.

Поэтому есть идея, реализовать цифровую часть ФАПЧ - счетчики-делители и ИЧФД - на той же ПЛИС (Virtex4), на которой и крутится вся обработка. И внешний кольцевой пассивный ФНЧ, и аналоговый ГУН на 107,76 с оквадрачивателем синуса на малошумящем компараторе.

Использование внутренних PLL данной ПЛИС ограничено двумя причинами - опору ей нужно минимум 32 МГц, а у нас по факту 10 - то есть надо городить отдельное устройство умножения опоры; кроме того, расчетный джиттер полученного таким образом тактового сигнала обработчиков не удовлетворяет.

Никто на практике не пробовал соорудить подобную систему? Насколько плохого или, надеюсь, хорошего джиттера можно ожидать от счетчиков и фазовых детекторов на четвертом виртексе? Всё-таки оно неспециализировано под такие "малошумящие" задачи. О чем косвенно говорит плохой джиттер встроенной PLL.

Если сообщество посчитает, что игра стоит свеч и можно пробовать делать прототип - со своей стороны обещаю озвучить результаты отработки.

Если кто-то делал и отказался от такого решения - прошу сообщить причины, чтобы нам не тратить зря время на заведомо непроходной вариант.

Сообщение отредактировал ScrewDriver - Nov 22 2016, 09:32

[Tpeck]

Появилась задача: сформировать тактовый сигнал для ЦАП и схемы цифровой обработки, с весьма некруглой частотой, ну например 107,76 МГц и, скажем так, хорошими шумами, из опоры 10 МГц (морионовский малошумящий термостатированный опорник).

Точно для ЦАП?

[ScrewDriver]

Точно для ЦАП?

И для АЦП тоже, а какая разница?

[vfo]

Только если нужно получить хорошие результаты, ФД всё равно внешний ставить надо, иначе грязное питание FPGA будет доминировать над всеми остальными факторами.

[Tpeck]

И для АЦП тоже, а какая разница?

Гигантская
Все зависит от того какую систему вы делаете. От избирательности по соседнему каналу, блокирующий помехи, рабочему отношению С/Ш, скорости передачи данных и еще много чего.
PS Ставьте отдельную микросхему.

[ScrewDriver]

Гигантская
Все зависит от того какую систему вы делаете. От избирательности по соседнему каналу, блокирующий помехи, рабочему отношению С/Ш, скорости передачи данных и еще много чего.

Это не мои задачи - моя задача обеспечить цифровикам такт, такой, который их устроит. Они там что-то посчитали, промоделировали, на картах раскинули - и говорят, что им нужно 1,5 пикосекунды джиттера, а встроенный PLL виртекса и близко к этой величине не колебался.

PS Ставьте отдельную микросхему.

Это очевидный правильный вариант, но хотелось бы попробовать скроить.

Только если нужно получить хорошие результаты, ФД всё равно внешний ставить надо, иначе грязное питание FPGA будет доминировать над всеми остальными факторами.

Тогда теряется красота решения, потому что всё равно появляется недешевый дополнительный внешний корпус. Но я понял вашу мысль, спасибо, надо будет обдумать.

[Tpeck]

Это не мои задачи - моя задача обеспечить цифровикам такт, такой, который их устроит. Они там что-то посчитали, промоделировали, на картах раскинули - и говорят, что им нужно 1,5 пикосекунды джиттера, а встроенный PLL виртекса и близко к этой величине не колебался.

Тогда о чем разговор?
Даже если бы встроенный PLL удовлетворял по джиттеру, крайне не желательно его использовать для тактирования АЦП.

[ScrewDriver]

Тогда о чем разговор?

Разговор о том, делал ли кто-нибудь ФАПЧ с цифровой частью на ПЛИС, включая ФД, и внешним аналоговым ГУН. Если удачно - каких параметров удалось достичь, если неудачно - во что уперлись.

Даже если бы встроенный PLL удовлетворял по джиттеру, крайне не желательно его использовать для тактирования АЦП.

Если бы встроенный PLL удовлетворял - его бы и использовали, без вариантов. Даже если бы он был немного хуже, чем требуется - его бы использовали. Если бы он был сильно хуже - его бы, скорей всего, всё равно использовали, как-нибудь бы вывернулись. Проблема в том, что он не подходит совсем.

[VCO]

Микросхема ФАПЧ не столь цифровая, сколь аналоговая.
Опять же, изоляция от других схем ПЛИС отсутствует...

[Corner]

Пробовал делать и ФАПЧ и ЧАПЧ для ГУН на ПЛИС. Результаты удручающие. Из-за слишком шумных триггеров, шумовая дорожка годится, максимум, для 8 бит ЦАП. АЦП можно даже не пытаться.
Более лучшие результаты получаются интегрированием фазовой ошибки и выдачи поправки на ЦАП в петле, вместо интегратора. ЦАП 10 бит или АЦП 8 бит работают вполне сносно. Для большего разрешения только внешняя МС синтезатора.
Для 14... 16 бит не всякий внешний синтезатор вообще подходит.
Джиттер 1,5 пс это еще нормальный. Вот когда хотят 100 фс или лучше, тогда приходится корячиться на рассыпухе.

Сообщение отредактировал Corner - Nov 23 2016, 05:56

[ScrewDriver]

Пробовал делать и ФАПЧ и ЧАПЧ для ГУН на ПЛИС. Результаты удручающие. Из-за слишком шумных триггеров, шумовая дорожка годится, максимум, для 8 бит ЦАП. АЦП можно даже не пытаться.

Ого, здорово, что есть люди, уже ходившие этой дорогой. А какую именно ПЛИС применяли и с какой частотой ИЧФД работал, расскажите, пожалуйста!

Более лучшие результаты получаются интегрированием фазовой ошибки и выдачи поправки на ЦАП в петле, вместо интегратора. ЦАП 10 бит или АЦП 8 бит работают вполне сносно.

То есть это та схема, которую рекомендуют ксайлинксы для DPLL: https://www.xilinx.com/support/documentatio...tes/xapp854.pdf?

Для большего разрешения только внешняя МС синтезатора.
Для 14... 16 бит не всякий внешний синтезатор вообще подходит.
Джиттер 1,5 пс это еще нормальный. Вот когда хотят 100 фс или лучше, тогда приходится корячиться на рассыпухе.

Нет, про фемты тут конечно даже речь не идет, хоть бы единицы пикосекунд получить. АЦП 14р, в обработку пойдут все 14, но потом где-то там у ней внутре по мере обработки разрядность усекается сначала до 12, потом до 8 и вообще на входе субдискретизация и еще очень много умных слов, которые я понимаю только по-отдельности.

Микросхема ФАПЧ не столь цифровая, сколь аналоговая.
Опять же, изоляция от других схем ПЛИС отсутствует...

У ФАПЧа все счетчики цифровые, это и хотелось бы использовать. По изоляции да, с ядром ничего не поделаешь, но выделенный для этого банк IO можно и нужно попробовать запитать с фильтрацией по аналогии с питанием PLL-блоков ПЛИС.

[vfo]

Тогда теряется красота решения, потому что всё равно появляется недешевый дополнительный внешний корпус. Но я понял вашу мысль, спасибо, надо будет обдумать.

74HC4046 недешевый корпус?
И вот ещё что. Уже пару лет производится коротковолновый трансивер ICOM IC-7300, первый промышленный массовый, построенный как DUC/DDC. Так вот в нём в нарушение всех обсуждаемых принципов, АЦП типа LTC2208-14 получает клок от FPGA, причём судя по схеме, явно используется внутренняя PLL. И всё работает, и вполне прилично. Результаты замеров есть, схемы и платы не секрет, посмотреть можно. Как так получается?

Сообщение отредактировал vfo - Nov 23 2016, 11:57

[magnum16]

Посмотрите http://www.aholme.co.uk/Frac3/Main.htm

[ScrewDriver]

74HC4046 недешевый корпус?

Боюсь, что не смогу найти его аналог в металлокерамике, в спецстойком исполнении.
Я ведь не от хорошей жизни крою. Не было бы ограничений по исполнению - сразу бы поставил ADF4351, сунул бы с него дифсигналы на LVDS-порт ПЛИС и забыл бы о проблеме.

И вот ещё что. Уже пару лет производится коротковолновый трансивер ICOM IC-7300, первый промышленный массовый, построенный как DUC/DDC. Так вот в нём в нарушение всех обсуждаемых принципов, АЦП типа LTC2208-14 получает клок от FPGA, причём судя по схеме, явно используется внутренняя PLL. И всё работает, и вполне прилично. Результаты замеров есть, схемы и платы не секрет, посмотреть можно. Как так получается?

Не нашел схему с подключением АЦП:
Not everything is revealed, the RX-ADC is still a blank rectangle although many suspect the LTC2208/16 is used.

Однако "вполне прилично" для аудиосигнала может отличаться от "вполне прилично" для мегабитной радиолинии.

Впрочем, для ICOM приблизительно понятно. Я думаю, что они для верхней частоты диапазона 70МГц перекачивают LTC2208 до 150МГц такта, обычно АЦП приличных фирм на 10% легко разгоняются; таким образом они цифруют сигнал, не обманывая Котельникова, а поскольку сигнал узкополосный - могут уже оцифрованный сигнал вычистить сколь угодно квадратным (в пределах разумного) цифровым фильтром. И на слух, ни приборами никаких паразитов в выходном НЧ сигнале не будет даже видно, несмотря на то, что сам такт АЦП может быть относительно грязным.
При оцифровке с субдискретизацией всё это попадет в полосу нашего сигнала...

Посмотрите http://www.aholme.co.uk/Frac3/Main.htm

Отлично, это почти наш случай, спасибо большое!

[Plain]

ПЛИС только как делители, которые отвязать от внешней 564ГГ1 парой внешних синхротриггеров, 5584 наверное.

[krux]

я делал в ПЛИС ФД, сигма-дельта модулятор, выдавал наружу ШИМ, давил фильтром ВЧ для получения управляющего напряжения, подаваемого на ГУН.
с первого подхода вышла полная фигня, и я забросил.
сложности из-за квантования входа на ФД, и с фильтрацией выхода ШИМ с точки зрения замыкания петли с достаточным запасом по устойчивости.

я бы себе проблем не искал, а ставил внешнюю м/сх.

[KPiter]

выдавал наружу ШИМ, давил фильтром ВЧ для получения управляющего напряжения, подаваемого на ГУН.

НЧ фильтром?

[krux]

ВЧ-составляющие НЧ-фильтром, да.

[ScrewDriver]

ПЛИС только как делители, которые отвязать от внешней 564ГГ1 парой внешних синхротриггеров, 5584 наверное.

Красивое решение, особенно мне нравится гарантированная стойкость предложенных компонентов.
Но я не нашел в сети ровным счетом никаких сведений о шумах 564ГГ1 и/или о шумах генераторов на 564ГГ1. Об импортных аналогах наверное что-то публиковалось, но это даже искать неинтересно - там могут быть са-а-авсем другие цифры. У Вас нет каких-то результатов для реализованного на этой микросхеме устройства?

Хм, в чипидипе есть две штуки под заказ. Пожалуй, попробую ее обмерить.

[vfo]

Так это и есть CD4046.

[ScrewDriver]

Так это и есть CD4046.

А! Действительно. Я уже успел отвыкнуть от того, что всё чаще и чаще удается заменить импорт отечественным, после 16 лет постоянного занятия обратным процессом.
Ну да, по функционалу он конечно клон 4046, а вот как будет с шумами...

[vfo]

Представления не имею о современном состоянии понятия "отечественная элементная база", но старые экземпляры ГГ1 вроде ничем не уступали оригиналам, да и не мудрено, логика не из самых быстродействующих, разработке более 40 лет, но до сих пор актуальна.

[ScrewDriver]

Представления не имею о современном состоянии понятия "отечественная элементная база", но старые экземпляры ГГ1 вроде ничем не уступали оригиналам, да и не мудрено, логика не из самых быстродействующих, разработке более 40 лет, но до сих пор актуальна.

А вы их и по шумам щупали?

[vfo]

Лет 20 назад прямая замена никак не сказывалась на работе синтезаторов.

[krux]

не удивлюсь, если вы будете первым, кто обмерял отечественный ГГ1 на предмет phase noise plot

[ScrewDriver]

не удивлюсь, если вы будете первым, кто обмерял отечественный ГГ1 на предмет phase noise plot

Статейку можно будет тиснуть

[Plain]

никаких сведений о шумах 564ГГ1

ФЧД у 4046 классический, т.е. с мёртвой зоной, поэтому шумы соответствующие. "Ангстрем" совсем недавно обещали в виде 5514БЦ любой аналог 74HC, или 74LVC в виде 5524БЦ, в т.ч. 4053 и 9046, надо полагать, но теперь неизвестно, последний месяц они только бытовую электронику делают.

[khach]

UM10484 Integrated clean-up-PLL, TFF1xxxx and buffer amplifier http://www.nxp.com/documents/user_manual/UM10484.pdf Описана петля на базе Xilinx XC2C32A c довольно неплохими параметрами по ФШ. К сожалению приведена только схема. Где можно найти VHDL/verilog исходники?

[Corner]

UM10484 Integrated clean-up-PLL, TFF1xxxx and buffer amplifier http://www.nxp.com/documents/user_manual/UM10484.pdf Описана петля на базе Xilinx XC2C32A c довольно неплохими параметрами по ФШ. К сожалению приведена только схема. Где можно найти VHDL/verilog исходники?

Кстати, заметил интересную особенность - у PLD шумы поменьше, чем у FPGA. С чем это связано, интересно.

[ScrewDriver]

...ну стало быть делаем прототип пока, на чем бог послал. Бог послал четвертый виртекс, ГУН на BFY640, преобразователь синус-меандр из LVDS-приемника, ИЧФД вживим самый примитивный из Figure 2 http://www.analog.com/media/ru/training-se...ials/MT-086.pdf, функции CP будут выполнять два объединенных выхода виртекса, подключенных к ФНЧ через токоограничивающий резистор - один будет переключаться по нижнему триггеру ИЧФД из Z-состояния в ноль, второй - по верхнему триггеру из Z-состояния в единицу. Конечно 3 вольта маловат диапазон управляющего напряжения на ГУН, но не хотелось бы еще внешнюю CP или активный ФНЧ городить, чем меньше звеньев - тем меньше проблем, я считаю. Будем решать проблемы по мере их проявления.

https://www.researchgate.net/publication/25...ase_Locked_Loop - ВНЕЗАПНО армянский способ индикации захвата ФАПЧ.

[VCO]

Появилась задача: сформировать тактовый сигнал для ЦАП и схемы цифровой обработки, с весьма некруглой частотой, ну например 107,76 МГц и, скажем так, хорошими шумами, из опоры 10 МГц...

А вот у меня мысль такая возникла:
Может ну её ФАПЧ, а может проще заказать MXOC на 107,76 МГц у Мэджик Кристал с такими же характеристиками по стабильности, как и у Мориона на 10 МГЦ?
А второй вариант сам собой напрашивается: Если нужна строгая когерентность, может лучше 10 МГц или около этого формировать из 107,76 МГц?

Ну, например, делением в ПЛИС на 108? Или построив дробночисленный делитель? Или DDSом, на худой конец. А может 10 МГц там и вовсе не нужны?

[ScrewDriver]

А вот у меня мысль такая возникла:
Может ну её ФАПЧ, а может проще заказать MXOC на 107,76 МГц у Мэджик Кристал с такими же характеристиками по стабильности, как и у Мориона на 10 МГЦ?

Был такой вариант, но цифровики ведь такие непостоянные. Сегодня они влюблены именно в эту частоту, а завтра при отладке ВНЕЗАПНО увидят какой-нибудь спур и решат перепрыгнуть на какую-нибудь 112,32. ОК, ГУН я им перестрою, а что делать с уже заказанным генератором?

А второй вариант сам собой напрашивается: Если нужна строгая когерентность, может лучше 10 МГц или около этого формировать из 107,76 МГц?
Ну, например, делением в ПЛИС на 108? Или построив дробночисленный делитель? Или DDSом, на худой конец. А может 10 МГц там и вовсе не нужны?

От рубидевого стандарта 10 МГц синхронизируется весь борт, нельзя так.

[khach]

Существует такая интересная микросхема HMC1031 - петля ФАПЧ заточенная под управление VCXO, т.е специально для малошумящих тактовых генераторов.

[VCO]

Существует такая интересная микросхема HMC1031 - петля ФАПЧ заточенная под управление VCXO, т.е специально для малошумящих тактовых генераторов.

Так там, как я понял, радхард нужен, причём отечественный.

[ScrewDriver]

Так там, как я понял, радхард нужен, причём отечественный.

Да, радхард для полупроводников это уж обязательно, не обязательно отечественный - главно дело чтобы не подсанкционный. Белорусы, Европа и Китай нас вполне устраивают.

[VCO]

Белорусы, Европа и Китай нас вполне устраивают.

А ПЛИС Actel или Altera (Intel) от ВЗСП? Часть Infineon теперь тоже Intel. Причём та часть, которая бы подошла для ФАПЧ
Мне это показалось довольно занятным. Занятно ещё то, что есть ещё одна отечественная микросхема ФАПЧ со встроенным ГУНом.
Но она ЕМНИП не радхардовая, а просто с военной приёмкой. Забыл её наименование, но найти - не долго, если нужно...

[ScrewDriver]

А ПЛИС Actel или Altera (Intel) от ВЗСП? Часть Infineon теперь тоже Intel. Причём та часть, которая бы подошла для ФАПЧ
Мне это показалось довольно занятным.

Воронежская ПЛИС в блоке стоит, но она медленновата для такого клока. Поскольку рядом есть виртекс - логично использовать именно его, тем более что это он с этим клоком крутится.
А что Infineon? Я думаю в области его цифровой радстойкой продукции нас покроет белорусский Интеграл. Ну это из того что я видел на сайте, вот эти корпуса IR и RIC.

Занятно ещё то, что есть ещё одна отечественная микросхема ФАПЧ со встроенным ГУНом.
Но она ЕМНИП не радхардовая, а просто с военной приёмкой. Забыл её наименование, но найти - не долго, если нужно...

Да, НИИМА Прогресс отжег К1367ПЛ3У - но ее сначала надо будет пощщупать, прежде чем планировать ее использование. И да, это только низколеты и наземка.

[khach]

Поскольку рядом есть виртекс - логично использовать именно его, тем более что это он с этим клоком крутится.

Представляю фазовый шум/джиттер синтезатора на виртексе. Будет жалкое зрелище даже по сравнениию с ADF4360. Если уж совсем приперло- сделать внешний ретайминг на дискретных триггерах типа 74AUC1G74 и на них же дискретный ФД.

[mw_duk]

Получили на Спартане-6 уровень приведенного ФШ минус 189,5 дбн/Гц @ 10 кГц / 375 МГц.
От наполняемости проектом кристалла мало что меняется. ( питание чистили ).
Глушили/ не заливали плис проектом, оставляли голую PLL - результат тот же; минус 189,5.
Fвых = 375 МГц (VC0 = 750/2), частота сравнения 25 МГц, по умолчанию предлагается три
полосы пропускания PLL ~ 0,2/1/5 МГц. Использовали среднюю - 1 МГц.
Уверенно на частоте 375 МГц видим минус 92 дбн/Гц @ 10 кГц.
Запросили Xilinx о приведенных ФШ в Артиксе, Кинтексе.
Получили замечательный ответ: ....." А вам зачем ?"
Есть ли у кого данные о приведенном ФШ на эти кирпичи?.


П.С. "Всего" 23,5 дб отличает Спартан-6 от ADF4350/1 и его молочных братьев от MAX, LTC.
....."Всего" - в кавычках !!!

П.П.С. Xilinx пишет о выпуске более "правильной" PLL в Спартане-7, но та будет доступна
в середине будущего лета.

[VCO]

Получили на Спартане-6 уровень приведенного ФШ минус 189,5 дбн/Гц @ 10 кГц / 375 МГц.

Да ну?!

[mw_duk]

Получили на Спартане-6 уровень приведенного ФШ минус 189,5 дбн/Гц
От наполняемости проектом кристалла мало что меняется. ( питание чистили ).
Глушили/ не заливали плис проектом, оставляли голую PLL - результат тот же; минус 189,5.
Fвых = 375 МГц (VC0 = 750/2), частота сравнения 25 МГц, по умолчанию предлагается три
полосы пропускания PLL ~ 0,2/1/5 МГц. Использовали среднюю - 1 МГц.
Уверенно на частоте 375 МГц видим минус 92 дбн/Гц @ 10 кГц.
Запросили Xilinx о приведенных ФШ в Артиксе, Кинтексе.
Получили замечательный ответ: ....." А вам зачем ?"
Есть ли у кого данные о приведенном ФШ на эти кирпичи?.


П.С. "Всего" 23,5 дб отличает Спартан-6 от ADF4350/1 и его молочных братьев от MAX, LTC.
....."Всего" - в кавычках !!!

П.П.С. Xilinx пишет о выпуске более "правильной" PLL в Спартане-7, но та будет доступна
в середине будущего лета.

Конечно ошибка:
следует читать: минус 189,5 дбн/Гц,
думал - одно, писал - другое.