Как принять STM-1 на FPGA Опции

[gin]

Коллеги, всем добрый день!

Появилась у меня задачка одна, нужно принять входной поток STM-1 (155,5 Мбит/с) на FPGA. В наличии есть плата с ПЛИС на основе StratixV. Но в описании на гигабитные трансиверы Стратикса написано, что они работают в диапазоне 600 Mbps to 12.5 Gbps. То есть на них подать я этот поток не смогу (вернее смогу, но не смогу выделить частоту STM-1).

И собственно вопрос, может кто сталкивался с какими-нить девайсами, или микросхемами, которые могут принять и десериализовать этот поток (выдать на выход уже шину данных + клок), который я затем смогу обработать на FPGA?

[krux]

ПЛИС своими трансиверами не способны обеспечить jitter tolerance по стандарту на STM,
Если хотите соответствовать стандарту, - придётся брать внешний специализированный трансивер, типа Exar XRT91L3x или другие подобные.

[gin]

ПЛИС своими трансиверами не способны обеспечить jitter tolerance по стандарту на STM,
Если хотите соответствовать стандарту, - придётся брать внешний специализированный трансивер, типа Exar XRT91L3x или другие подобные.

А разве нельзя тактировать альтеровский трансивер от внешнего стабиьного генератора?

[_4afc_]

Появилась у меня задачка одна, нужно принять входной поток STM-1 (155,5 Мбит/с) на FPGA. В наличии есть плата с ПЛИС на основе StratixV. Но в описании на гигабитные трансиверы Стратикса написано, что они работают в диапазоне 600 Mbps to 12.5 Gbps. То есть на них подать я этот поток не смогу (вернее смогу, но не смогу выделить частоту STM-1).

Xilinx же принимает 270bps на свои ресиверы pg071-v-smpte-sdi.pdf

The 270 Mbps bit rate of SD-SDI is too slow for the transceivers in Xilinx FPGAs to receive directly. So, when using a Xilinx transceiver to receive SD-SDI, the transceiver is locked to its reference clock and oversamples the SD-SDI bit stream by a factor of 11X. The frequency of the clock from the Xilinx transceiver is related directly to the frequency of its reference clock and is nominally 148.5 MHz. A data recovery unit (DRU) is implemented in the fabric of the FPGA to recover the SD-SDI data from the oversampled data output by the transceiver. The 10-bit data stream from the DRU must be connected to the rx_sd_data_in port of the SMPTE SD/HD/3G-SDI core. The DRU also provides a data ready signal that is asserted when it has recovered each 10-bit data word. This data ready signal from the DRU must be connected to the rx_sd_data_strobe input of the SMPTE SD/HD/3G-SDI core. Normally, this data strobe is asserted at a 5/6/5/6 clock cadence resulting in a 27 MHz data rate. However, because the clock from the transceiver is not necessarily locked to the recovered data rate, this cadence may vary occasionally.

[krux]

А разве нельзя тактировать альтеровский трансивер от внешнего стабиьного генератора?

желаю вам успеха при прохождении тестов при сертификации.

[gin]

желаю вам успеха при прохождении тестов при сертификации.

Конечно спасибо за пожелание успехов, но не могли бы сказать, а в чем проблема то собственно?

[spectr]

Обратите внимание на вот этот материал (презентация внутри), там как раз есть по теме STM-1. Вкратце - в режиме оверсемплинга вроде как можно. Взято с просторов AlteraWiki.
 GXIV_SIBoard_1Ch_Multirate_Sonet_GbE_FC4_4_input_clocks.zip ( 6.22 мегабайт ) Кол-во скачиваний: 65

[gin]

Обратите внимание на вот этот материал (презентация внутри), там как раз есть по теме STM-1. Вкратце - в режиме оверсемплинга вроде как можно. Взято с просторов AlteraWiki.
 GXIV_SIBoard_1Ch_Multirate_Sonet_GbE_FC4_4_input_clocks.zip ( 6.22 мегабайт ) Кол-во скачиваний: 65

Спасибо, буду изучать.

Вроде как думал, что STM-1 принять будет не сложно. Работал я и с STM-4 и STM-16 и не было там особых сложностей. А оказалось что с ходу и не понятно, как его принимать

[Koluchiy]

Режим оверсемплинга можно, но тест на устойчивость к джиттеру, действительно, не пройдет. Т.е. на столе это работать будет, не более.

Но лайфхак есть.

[gin]

Режим оверсемплинга можно, но тест на устойчивость к джиттеру, действительно, не пройдет. Т.е. на столе это работать будет, не более.

Но лайфхак есть.

Да нам тестировать и не надо пока)
А можно поподробней про оверсемплинг?

[kaktus]

А разве нельзя тактировать альтеровский трансивер от внешнего стабиьного генератора?

На такой скорости мне кажется проще использовать обычные выводы ПЛИС. Вход организовать через CDR, выход прямо с ПЛИС. Тактировать выход той же тактовой взятой с CDR, но почищенной от джиттера с помощью внешней микросхемы.

В свое время делал коммутатор для СТМ, который миксует данные с нескольких потоков СТМ, он же и тактовую раздает. Там у меня данные, которые я отдаю, стробируются от ПЛИСовой PLL, на которую приходят 155МГц с какого-то EXARа. А саму тактовую 155, сопровождающую данные, пришлось отдавать через ПЛИС просто от входа к выходам (так была плата разведена), минуя плисовую PLL, т.к. она только добавляла джиттер. Сама по себе ПЛИС Virtex-5 тактовую не испортила. Вроде до СТМ-16 там все так и работает.

[spectr]

Режим оверсемплинга можно, но тест на устойчивость к джиттеру, действительно, не пройдет. Т.е. на столе это работать будет, не более.

Но лайфхак есть.

Так а что за лайфхак-то? Интересно же

[gin]

На такой скорости мне кажется проще использовать обычные выводы ПЛИС. Вход организовать через CDR, выход прямо с ПЛИС. Тактировать выход той же тактовой взятой с CDR, но почищенной от джиттера с помощью внешней микросхемы.

В свое время делал коммутатор для СТМ, который миксует данные с нескольких потоков СТМ, он же и тактовую раздает. Там у меня данные, которые я отдаю, стробируются от ПЛИСовой PLL, на которую приходят 155МГц с какого-то EXARа. А саму тактовую 155, сопровождающую данные, пришлось отдавать через ПЛИС просто от входа к выходам (так была плата разведена), минуя плисовую PLL, т.к. она только добавляла джиттер. Сама по себе ПЛИС Virtex-5 тактовую не испортила. Вроде до СТМ-16 там все так и работает.

Большое спасибо! Правильно ли я понял, что в любом случае нужны дополнительные микросхемы для предварительной обработки входного потока? Фактически нужно разрабатывать отдельную плату - а это время, с которым как всегда сложности)
Неужели нет какого то готового устройства, которое может запихнуть STM-1 например в Гигабит Ethernet? Тогда бы можно было этот стм-1 передать на сервер и на нем его уже разбирать.

[gin]

Кстати, а если просто пропустить STM-1 с входа плис на выход, не используя триггеры (а просто насквозь). Ухудшит ли это джиттер? По-идее не должно, там ведь комбинационная схема получится

[Golikov A.]

влияние температуры и питания добавиться, плюс шум элементов, так что какие то изменения будут, вопрос насколько сильные...

[gin]

влияние температуры и питания добавиться, плюс шум элементов, так что какие то изменения будут, вопрос насколько сильные...

Это да, хотя температура вряд ли - в серверной стоять будет, там хорошее охлаждение.

В общем, в любом случае, тут нужно брать что то готовое, из того что на рынке есть. Либо уже свою плату делать, как я понимаю на ней CDR ставить, с которого и брать частоту.

влияние температуры и питания добавиться, плюс шум элементов, так что какие то изменения будут, вопрос насколько сильные...

Это да, хотя температура вряд ли - в серверной стоять будет, там хорошее охлаждение.

В общем, в любом случае, тут нужно брать что то готовое, из того что на рынке есть. Либо уже свою плату делать, как я понимаю на ней CDR

[gin]

И еще вопросик, а может кто сталкивался с отладочными платами с ПЛИС, на которых уже установлен CDR, который может восстанавливать частоту и данные на 155 МГц?

[wolfman]

И еще вопросик, а может кто сталкивался с отладочными платами с ПЛИС, на которых уже установлен CDR, который может восстанавливать частоту и данные на 155 МГц?

Вроде как трансиверы Arria 10 позволяют принимать данные с минимальной скоростью 125 Мегабит. Так что должны и STM-1 переварить. На сайте Альтеры можно посмотреть отладочные платы.

[gin]

Вроде как трансиверы Arria 10 позволяют принимать данные с минимальной скоростью 125 Мегабит. Так что должны и STM-1 переварить. На сайте Альтеры можно посмотреть отладочные платы.

Спасибо, гляну.
А то у меня щас есть плата с StraixV, так он не может

Действительно, для 10-й Аррии data rate начинается со 125 MHz
125 Mbps to 17.4 Gbps (Arria 10 GX devices)
125 Mbps to 25.78 Gbps (Arria 10 GT devices)

В принципе на ней можно попробовать

[DuHast]

Коллеги, всем добрый день!

Появилась у меня задачка одна, нужно принять входной поток STM-1 (155,5 Мбит/с) на FPGA. В наличии есть плата с ПЛИС на основе StratixV.

Заводил STM-1 в StratixV через его высокоскоростные приемопередатчики в режиме оверсемплинга, всё работало. Естественно ни о какой стандартизации речи не шло, но я сильно сэкономил время, начав работать с сигналом пока кошерная железка была в разработке и производстве.

[gin]

Заводил STM-1 в StratixV через его высокоскоростные приемопередатчики в режиме оверсемплинга, всё работало. Естественно ни о какой стандартизации речи не шло, но я сильно сэкономил время, начав работать с сигналом пока кошерная железка была в разработке и производстве.

Спасибо! А что за режим оверсемплинга, можно по-подробней? Да и насколько стабильно в этом режиме будет восстанавливаться частота STM-1? Не будет ли потерь? А то это критичное условие для меня.

[DuHast]

Спасибо! А что за режим оверсемплинга, можно по-подробней? Да и насколько стабильно в этом режиме будет восстанавливаться частота STM-1? Не будет ли потерь? А то это критичное условие для меня.

Сигнал заводится через высокоскоростной приёмопередатчик, настроенный на частоту 622МГц. При этом каждый бит сигнала STM1 будет представлен 4-мя битами. Вам останется корректно нарезать входной битовый поток по 4-ре бита, а затем мажоритарно принимать решение о том, какой бит STM1 передавался. Стабильность и потери будут завесить от источника сигнала и особенностей Вашей платы, у меня от имитатора сигнал принимался без ошибок . Качество сигнала можно оценить по контрольной сумме, которая есть в самом сигнале STM-1( помоему bip-8, но могу ошибаться). Передача организуется аналогично.

[gin]

Сигнал заводится через высокоскоростной приёмопередатчик, настроенный на частоту 622МГц. При этом каждый бит сигнала STM1 будет представлен 4-мя битами. Вам останется корректно нарезать входной битовый поток по 4-ре бита, а затем мажоритарно принимать решение о том, какой бит STM1 передавался. Стабильность и потери будут завесить от источника сигнала и особенностей Вашей платы, у меня от имитатора сигнал принимался без ошибок . Качество сигнала можно оценить по контрольной сумме, которая есть в самом сигнале STM-1( помоему bip-8, но могу ошибаться). Передача организуется аналогично.

Большое спасибо!
Правильно ли я понял, что для режима оверсемплинга трансиверы нужно настраивать на 622 МГц, хотя реально на вход будет идти сигнал с частотой 155,5 МГц?
И какую опорную частоту надо подавать при этом на трансивер?

[spectr]

Опора может быть любой, но кратной 19.44МГц.

[DuHast]

Большое спасибо!
Правильно ли я понял, что для режима оверсемплинга трансиверы нужно настраивать на 622 МГц, хотя реально на вход будет идти сигнал с частотой 155,5 МГц?
И какую опорную частоту надо подавать при этом на трансивер?

Да правильно.
Опора должна совпадать с той, что Вы выставите в Мегавизарде.

[gin]

Опора может быть любой, но кратной 19.44МГц.

Да правильно.
Опора должна совпадать с той, что Вы выставите в Мегавизарде.

Спасибо!
то есть, если я физически от генератора возьму 19,44 МГц например, то в мегавизарде я указываю, что опорная частота = 19,44; а частота входного сигнала 622?

[DuHast]

Спасибо!
то есть, если я физически от генератора возьму 19,44 МГц например, то в мегавизарде я указываю, что опорная частота = 19,44; а частота входного сигнала 622?

Всё верно

[gin]

Всё верно

Спасибо! Наверно я уже успел замучить Вас банальными вопросами, но все-же)
На плате у меня есть программируемый тактовый генератор (до 800 МГц), какую лучше опорную частоту на нем выставить для STM-1? Или это непринципиально?

[DuHast]

Спасибо! Наверно я уже успел замучить Вас банальными вопросами, но все-же)
На плате у меня есть программируемый тактовый генератор (до 800 МГц), какую лучше опорную частоту на нем выставить для STM-1? Или это непринципиально?

Я всегда ставлю самую большую или предпоследнюю из тех, что предлагает Мегавизард. Но это чисто интуитивно. Пробуйте разные варианты оценивайте полученные результаты.
Удачи.

[gin]

Я всегда ставлю самую большую или предпоследнюю из тех, что предлагает Мегавизард. Но это чисто интуитивно. Пробуйте разные варианты оценивайте полученные результаты.
Удачи.

Спасибо, буду пробовать

[polyvyannyy]

Коллеги, всем добрый день!

Появилась у меня задачка одна, нужно принять входной поток STM-1 (155,5 Мбит/с) на FPGA. В наличии есть плата с ПЛИС на основе StratixV. Но в описании на гигабитные трансиверы Стратикса написано, что они работают в диапазоне 600 Mbps to 12.5 Gbps. То есть на них подать я этот поток не смогу (вернее смогу, но не смогу выделить частоту STM-1).

И собственно вопрос, может кто сталкивался с какими-нить девайсами, или микросхемами, которые могут принять и десериализовать этот поток (выдать на выход уже шину данных + клок), который я затем смогу обработать на FPGA?

Доброго времени суток!
Скажите пожалуйста, как решили свою задачу? У меня стоит аналогичная задача, только мне необходимо реализовать прием на Arria 10 GX