Тестовый проект DDRx на Xilinx, Gigabit Ethernet, разовые подработки, СПб Опции

[AVR]

Добрый день! Предлагаю разовую подработку.
Требуется разработать тестовый проект, демонстрирующий работу с контроллером памяти в ПЛИС Xilinx.
ТЗ:  tz_ddr_20170515_1.pdf ( 24.25 килобайт ) Кол-во скачиваний: 192

Имею в наличии SK-AT91SAM9G45-XC6SLX, можно продемонстрировать на ней.

Подробности можно спрашивать тут. Цена - Ваша.
Язык: только Verilog.
Можно удаленно.

---------------

Вторая задача, с аналогичными условиями - написать на языке Verilog работу с Gigabit Ethernet PHY через интерфейс GMII (+SMI). Не используя сторонние IP-ядра, для протокола UDP это вполне посильно. Можно просто продемонстрировать что приходит пакет, меняется один байт и отправляется обратно. Должно работать на живой отладочной плате.
Какая ПЛИС - не важна. Микросхема PHY особой роли не играет, лучше те, что доступны Вам на Вашей отладочной плате, либо на моей (сообщу позже).

Суть этих двух работ - демонстрация работы этих интерфейсов. Никакой задачи не стоит.
При необходимости - ТЗ дополнится для первой задачи, для второй - тоже будет готово.

[Kactus]

Доброго дня.
есть решение Ваших задач, но на Альтере и на VHDL.

[AVR]

Доброго дня.
есть решение Ваших задач, но на Альтере и на VHDL.

К сожалению, это не сильно подходит.
На какой отладочной плате это сделано? В плане, насколько дорогостоящей, либо плата своего проекта? Нужна живая демонстрация как результат работы. И за это можно просить свою цену.
GbEthernet сделан чисто на логике для GMII? Проект для DDRx (x - 2, 3 или 4?) тоже без использования SoftCPU/ARM-ядра?

[Kactus]

Приветствую.
1. Проект Gigabit Ethernet делался для обмена по UDP протоколу, как следствие реализован минимальный стек протокола для обмена данными. Все разработано без использования IP ядер. Проект реально работает в нескольких изделиях. Этот проект проверялся на нескольких чипах Cyclone III различной емкости. Обмен с PHY реализован по шине RGMII.
2. Контроллер DDR в принципе не сложный, я реализовывал линейное запись и чтение по адресам без использования сторонних IP ядер. Контроллер так же для Cyclone III, память DDRII, по скорости выше 200 МГц не работает (хотя это ограничение Cyclon- a).

Думаю, что все будет работать на любой отладочной плате с Cyclone III.

[alexadmin]

Может я чего не понял, но первое задание - это в чистом виде сгенерировать example design на базе ядра MIG.

[AVR]

Может я чего не понял, но первое задание - это в чистом виде сгенерировать example design на базе ядра MIG.

Нет, example (который генерится MIG) мне не нужен, мне нужен пример реализации простейшего демонстрационного проекта, который бы выполнял то что описано в ТЗ и с поясняющей документацией. Если я такой лопух и там очень просто такой проект сделать и он заработает без проблем - то прошу помочь за вознаграждение.