Данные уровня MAC-PCS-PHY, Синхронизация Опции

[JustaK]

ПРивет!

Есть данные по протоколу Avalon-ST на частоте ниже, частоты MAC-PCS модуля. При синхронизации данных на повышенную частоту, естественно регулярно происходят задержки, из-за неготовности данных на более низкой.

Могут ли возникнуть проблемы на уровнях ниже (MAC-PCS, PHY), вплоть до передачи сообщения в линию (оптика), если по протоколу AV-ST, данные поступающие на вход МАС, будут с задержками, но все отмечены соответствующими сигналами valid?
Или все-таки нужно подавать пакет без задержек и не рваном valid?

[Alex11]

PHY требует строго синхронной подачи данных, MAC обычно имеет буфер, ему все равно с какой скоростью поступают данные на вход. Пока буфер не заполнится, передача в PHY не начнется. Я не работал с MAC-PCS модулем, может там что-то иначе, но, как правило, так, как я описал.

[Kluwert]

Могут ли возникнуть проблемы на уровнях ниже (MAC-PCS, PHY), вплоть до передачи сообщения в линию (оптика), если по протоколу AV-ST, данные поступающие на вход МАС, будут с задержками, но все отмечены соответствующими сигналами valid?
Или все-таки нужно подавать пакет без задержек и не рваном valid?

Если в названии модуля присутствует "MAC", то его прямая обязанность корректно формировать MAC-уровень и корректно поднимать интерфейс с физикой. Значит, как минимум, у него должен на входе с внешней шиной стоять буфер на один пакет (стандартный или Jumbo - это уж как там в настройках). Иначе, вообще говоря, нафиг он нужен?

[troiden]

Иначе, вообще говоря, нафиг он нужен?

Считать и сверять CRC. Никаких буферов там нет.
У Xilinx данные на MAC должны приходить без разрывов.
У Altera судя по даташиту на десятку (https://www.altera.com/en_US/pdfs/literature/ug/ug_32b_10g_ethernet_mac.pdf) тоже. Картинки Error Condition—Underflow.