Чтение параметров модуля (verilog) Опции

[Inanity]

Есть ли возможность считать параметр модуля, который ниже в иерархии?
Тут пишут, что можно, но что-то как-то не работает. Или там имеется ввиду System Verilog?
https://electronics.stackexchange.com/quest...ance-in-verilog

[RobFPGA]

Приветствую!

Есть ли возможность считать параметр модуля, который ниже в иерархии?
Тут пишут, что можно, но что-то как-то не работает. Или там имеется ввиду System Verilog?
https://electronics.stackexchange.com/quest...ance-in-verilog

Вам для чего это надобно? Для симуляции или неужто для синтеза?
Для синтеза сие действие под запретом находится.

Удачи! Rob.

[Inanity]

Вам для чего это надобно? Для симуляции или неужто для синтеза?
Для синтеза сие действие под запретом находится.

Приветствую! Для синтеза. Хотелось, чтобы модуль верхнего уровня читал некоторые параметры подчинённого модуля и таким образом изменял принцип работы с ним.
Просто эти параметры сверху вниз передавать как-то странно и бессмысленно. Т.е. я изменяю нижний модуль, а верхний, читая его параметры, подстраивается под его работу. Таким образом не нужно делать изменения в обоих модулях (или иерархии, если их много).

[iosifk]

Приветствую! Для синтеза. Хотелось, чтобы модуль верхнего уровня читал некоторые параметры подчинённого модуля и таким образом изменял принцип работы с ним.
Просто эти параметры сверху вниз передавать как-то странно и бессмысленно. Т.е. я изменяю нижний модуль, а верхний, читая его параметры, подстраивается под его работу. Таким образом не нужно делать изменения в обоих модулях (или иерархии, если их много).

Вы все хотите ровно наоборот.
Параметры должны передаваться только сверху вниз.
Вы берете верхний модуль и настраиваете его параметры. И больше никуда лезть не нужно. Параметры из верхнего модуля автоматически передаются вниз "до самой глубины волокон"... А где надо, то локальные параметры нижних модулей считаются из пришедших значений и по формулам в функциях.
Ну и для профилактики можете выводить на консоль параметры и все что нужно для просмотра.

[RobFPGA]

Приветствую!

Приветствую! Для синтеза. Хотелось, чтобы модуль верхнего уровня читал некоторые параметры подчинённого модуля и таким образом изменял принцип работы с ним.
Просто эти параметры сверху вниз передавать как-то странно и бессмысленно. Т.е. я изменяю нижний модуль, а верхний, читая его параметры, подстраивается под его работу. Таким образом не нужно делать изменения в обоих модулях (или иерархии, если их много).

О как - а что будете делать если нижний модуль в разных местах верхнего будет используется да и с разными параметрами? Copy-paste нижнего ? А если таких включений сотня-вторая и в каждом несколько разных параметров? Ужас.

Удачи! Rob.

[iosifk]

О как - а что буде делать если нижний модуль в разных местах верхнего будет используется да и с разными параметрами? Copy-paste нижнего ? А если таких включений сотня-вторая и в каждом несколько разных параметров? Ужас.

А я еще добавлю.
Если же передавать параметры сверху, то в верхнем модуле известно где, как и сколько нижних модулей установлено. И тогда каждому установленному нижнему модулю нужно только сверху передать в параметрах его уникальное "имя". И тогда нижние бодро отрапортуют на консоли у кого чего и сколько...

[Inanity]

Вы все хотите ровно наоборот.
Параметры должны передаваться только сверху вниз.
...

Да, спасибо, я всё это прекрасно понимаю.

О как - а что будете делать если нижний модуль в разных местах верхнего будет используется да и с разными параметрами? Copy-paste нижнего ? А если таких включений сотня-вторая и в каждом несколько разных параметров? Ужас.

Ок, раскрою идею чуть шире, чтобы развеять недопонимание. На самом деле единственный параметр, который я хотел бы прочитать от нижнего модуля это его латентность в тактах.
И, согласитесь, это параметр, который невозможно (если не невозможно, то странно) генерировать сверху вниз. Я понимаю, что эту проблему можно решить стробами вроде ready/valid между модулями, но в данном случае мне это показалось избыточным, т.к. задержка фиксированная. И у меня возникла мысль, зачем тратить логику на организацию handshake, если задержка фиксирована и её нужно просто указать в виде числа. А, поскольку я имею иерархию модулей, нужно всю иерархию настроить относительно латентности модулей, которые ниже уровнем.

Сообщение отредактировал Inanity - Jul 4 2018, 19:56

[iosifk]

На самом деле единственный параметр, который я хотел бы прочитать от нижнего модуля это его латентность в тактах.

Но ведь латентность - это чисто физическая вещь а не какое-то число. Поэтому можно же сделать в модуле просто обычные выходы, в которые и передавать значение латентности. Почему Вам нужны именно параметры?

[RobFPGA]

Приветствую!

...
Ок, раскрою идею чуть шире, чтобы развеять недопонимание. На самом деле единственный параметр, который я хотел бы прочитать от нижнего модуля это его латентность в тактах.
Я понимаю, что эту проблему можно решить стробами вроде ready/valid между модулями в иерархии, но в данном случае мне это показалось избыточным. И латентность это, кажется, единственный параметр, который невозможно генерировать сверху вниз. Но, видимо это невозможно и лучше решить проблему привычным handshake-ом.

О... знакомая проблема - кроме handshake еще решается выносом функции расчета latency во внешний .vh файл или package. Ну и соответствующим использованием этой функции в нужных местах по иерархии с заданными параметрами.

Удачи! Rob.

[Inanity]

Но ведь латентность - это чисто физическая вещь а не какое-то число. Поэтому можно же сделать в модуле просто обычные выходы, в которые и передавать значение латентности. Почему Вам нужны именно параметры?

Если это будет провод, то железо будет фиксировано, а если параметр, то я смогу с помощью generate играться настройками железа, убавляя/добавляя и тд...

О... знакомая проблема - кроме handshake еще решается выносом функции расчета latency во внешний .vh файл или package. Ну и соответствующим использованием этой функции в нужных местах по иерархии с заданными параметрами.

Рад, что вы меня поняли. А можно немного подробнее?

[iosifk]

Если это будет провод, то железо будет фиксировано, а если параметр, то я смогу с помощью generate играться настройками железа, убавляя/добавляя и тд...

Если Вы сказали "латентность", значит появится таймер, который будет задавать задержку. Причем таймер - аппаратный. Ну и какая разница, как в этот таймер задавать число битов в счетчик. Через параметр или "проводами" напрямую?

[RobFPGA]

Приветсвую!

Рад, что вы меня поняли. А можно немного подробнее?

Пишем функцию с матерным выражением которое считает latency для заданного модуля
и используем ее как в целевом модуле так и в выше стоящих по иерархии.

CODE

// function.vh
function integer blokA_latency(input int varA, ... varXY=1);
moduleA_latency = varA*varXY ...;
endfunction

module blokA #(parameter VAR_A=1, ... VAR_XY) ( input clk, rst, ...);
`include "function.vh"
loclparam LATENCY = blokA_latency(VAR_A, ... VAR_XY);

reg [LATENCY -1:0] reg_delay;
...
endmodule

module blok_top (input clk, rst, ...);
`include "function.vh"

localparam VAR_A=2;
...
localparam VAR_XYZ=2;
localparam LATENCY_A = blokA_latency(VAR_A, ... VAR_XY);
...
blokA #(.VAR_A(VAR_A), ... .VAR_XY(VAR_XY)) i_blokA(...);
...
endmodule

Удачи! Rob.

Приветствую!

Если Вы сказали "латентность", значит появится таймер, который будет задавать задержку. Причем таймер - аппаратный. Ну и какая разница, как в этот таймер задавать число битов в счетчик. Через параметр или "проводами" напрямую?

И как в таком случае "проводами" выбрать тип памяти (структуру умножителя, ...) в top модуле в зависимости от общей latency обработки в нижних?

Удачи! Rob

[Inanity]

Если Вы сказали "латентность", значит появится таймер, который будет задавать задержку. Причем таймер - аппаратный. Ну и какая разница, как в этот таймер задавать число битов в счетчик. Через параметр или "проводами" напрямую?

Да, можно, но если модулей пара, один конфигурирует таймер другому, а если иерархия, то нужно считать суммы задержек, а сумматор ставить - не дело, лучше уж handshake.

Приветсвую!
Пишем функцию с матерным выражением которое считает latency для заданного модуля
и используем ее как в целевом модуле так и в выше стоящих по иерархии.

Спасибо, в общем, примерно так и представлял себе. Но вроде как функцию объявлять вне модуля в Verilog (не SystemVerilog) нельзя, разве нет?

[RobFPGA]

Приветствую!

Спасибо, в общем, примерно так и представлял себе. Но вроде как функцию объявлять вне модуля в Verilog (не SystemVerilog) нельзя, разве нет?

А я разве вне модуля объявил? В verilog функция живет в include *.vh файле. Куда его впихнете там и объявится.

Удачи! Rob.

[Inanity]

А я разве вне модуля объявил? В verilog функция живет в include *.vh файле. Куда его впихнете там и объявится.

Хм...проверил, действительно ворнинга нет. Не знал, что `include *.vh можно сделать внутрь модуля. Спасибо, коллега!