гигабитный поток по LVDS c ПЛИС на ПЛИС на расстояние до 20 метров Опции

[RoadRunner]

Всем доброго времени суток.

Собственно, нужно наладить прием/передачу по LVDS между двумя платами с Cyclone V. Скорость до 1 Гбит/с, расстояние до 20 метров.

Мне видятся два варианта:

- использовать Dedicated Tranceiver. Будет одна витая пара. Тут проблема в том, что для меня это зверь неизвестный и неизвестно сколько там будет глюков и подводных камней при его отладке. В этой связи хотелось бы послушать опытных в его использовании людей.

- прокинуть две витые пары под данные и под клок. Использовать либо готовое решение сериализатора/десериализатора в виде мегафункций ALTLVDS_TX/RX, либо самому это сделать на обычной внутренней PLL (ALT_PLL) и сдвиговых регистрах.

Мне больше всего нравится последний вариант - сделать все самому - по причине его прозрачности для меня как для разработчика. И если уж в этом случае исправлять глюки, то в основном свои, а не альтеровских разрабов. Вопрос в том, насколько это вообще реально, нормально выделить и подстроить под данные клок PLLкой на приемной стороне без применения оптимизированных dedicated блоков на таких скоростях и расстояниях.

Буду благодарен за советы.

[warrior-2001]

Приветствую.

Если на обеих платах одинаковые источники синхронизации, то будут работать оба варианта.
Если разные - то тоже заработают оба варианта скорее всего, но зачем рисковать? Я бы заложил 2 витые пары а потом попробовало оба способа реализации и в случае успеха первого варианта отказался бы от подключения второй пары.
Вот только в datasheet указаны скорости, менее 1 Гб/с.

[RoadRunner]

Приветствую.

Если на обеих платах одинаковые источники синхронизации, то будут работать оба варианта.

Да, забыл написать, синхронизацию плат планируется делать через этот самый интерфейс передачи данных. Т.е. есть одна плата, задающая клок, а другая (другие) цепляют клок от нее. Таким образом вариант с отдельной линией под клок тут идеально устраивает.

В то же время трансиверы выделяют клок из линии данных, который потом по идее доступен для использования в ПЛИС. Но это на бумаге опять же, в теории. Хочется узнать, что там на практике. Трансивер, судя по первому знакомству, - штука довольно громоздкая с кучей функций, кодирований и т.д., да еще и "черный ящик", во внутренности которого, если глюкнет, даже осциллографом не подоткнешься для отладки. Другое дело, если без этих сложностей не обойтись. Например, то же кодирование 8B/10B, которое опционально есть в трансивере, постоянку в линии убирает, что возможно уменьшит энергопотребление. Но я пока это смутно себе представляю.

Вот только в datasheet указаны скорости, менее 1 Гб/с.

Если вы datasheet на трансивер имеете ввиду, то да, тут тоже вопрос: там в настройках можно выставить минимальную скорость 800Мбит/с. Есть также пересет с настройками на 600 с копейками. Почему такая граница снизу на скорость, и чем она определяется, мне тоже непонятно.

[Leka]

В даташитах много маркетинга, особенно для дешевых кристаллов. Реальные параметры м/б заметно лучше. Имхо.

Сообщение отредактировал Leka - Jul 19 2018, 09:55

[RobFPGA]

Приветствую!

Да, забыл написать, синхронизацию плат планируется делать через этот самый интерфейс передачи данных. Т.е. есть одна плата, задающая клок, а другая (другие) цепляют клок от нее. Таким образом вариант с отдельной линией под клок тут идеально устраивает.

Пропихнуть 1Gb через 1 дифф пару пинов скорее всего не получится - на сколько помню для Cyclone V 640 Mb только LVDS тянет.

В то же время трансиверы выделяют клок из линии данных, который потом по идее доступен для использования в ПЛИС. Но это на бумаге опять же, в теории. Хочется узнать, что там на практике. Трансивер, судя по первому знакомству, - штука довольно громоздкая с кучей функций, кодирований и т.д., да еще и "черный ящик", во внутренности которого, если глюкнет, даже осциллографом не подоткнешься для отладки. Другое дело, если без этих сложностей не обойтись. Например, то же кодирование 8B/10B, которое опционально есть в трансивере, постоянку в линии убирает, что возможно уменьшит энергопотребление. Но я пока это смутно себе представляю.

Так запустите трансивер в симуляторе и поиграйтесь параметрами и режимами работы.

Если вы datasheet на трансивер имеете ввиду, то да, тут тоже вопрос: там в настройках можно выставить минимальную скорость 800Мбит/с. Есть также пересет с настройками на 600 с копейками. Почему такая граница снизу на скорость, и чем она определяется, мне тоже непонятно.

Скорее всего зависит от ограничения снизу в частотах генерации внутренних PLL или подстраиваемых линий задержек. А 600 Mb получаю скорее всего 2х оверсампингом и прореживанием данных на выходе трансивера.

IMHO - 1Gb на 20 метров - лучше тянуть оптикой - через те-же трансиверы. Стандартное решение.

Удачи! Rob.

[AVR]

Собственно, нужно наладить прием/передачу по LVDS между двумя платами с Cyclone V. Скорость до 1 Гбит/с, расстояние до 20 метров

Я не спец по возможностям выводов ПЛИС, но всё же рискну предположить что есть некие "нагрузочные характеристики" (макс. ток, предельная емкость), которые могут не позволить выдать такую скорость на такое расстояние. Другое дело оптика. И да, пишут что LVDS на сык5 не дает гиг.

Если не секрет, почему не Ethernet?

[RobFPGA]

Приветствую!

Я не спец по возможностям выводов ПЛИС, но всё же рискну предположить что есть некие "нагрузочные характеристики" (макс. ток, предельная емкость), которые могут не позволить выдать такую скорость на такое расстояние.

Если есть хорошие кабеля с разъемами то можно и больше гнать - я передавал/принимал c Virtex5 на 10m по меди 4x 3.125 Gb.

Удачи! Rob

[Leka]

Кстати, если мало кабелей, почему витая пара, а не тонкий коаксиал, например?

[RoadRunner]

Пропихнуть 1Gb через 1 дифф пару пинов скорее всего не получится - на сколько помню для Cyclone V 640 Mb только LVDS тянет.

Да, нашел в описании на Cyclone такое. Спасибо за информацию.

Я не спец по возможностям выводов ПЛИС, но всё же рискну предположить что есть некие "нагрузочные характеристики" (макс. ток, предельная емкость), которые могут не позволить выдать такую скорость на такое расстояние. Другое дело оптика. И да, пишут что LVDS на сык5 не дает гиг.

Если не секрет, почему не Ethernet?

Хочется упростить физический интерфейс, от PHY/свичей избавиться. Во-первых, едят много. Во-вторых, большие потери и задержки накапливаются при соединени многих элементов друг за другом гирляндой. С потерями, строго говоря, не все ясно, возникают ли они из-за некачественной линии или непосредственно в свиче. Есть подозрение, что второе.

Собственно, я щас эту систему и переделываю с Ethernet на более простой физический интерфейс.

Кстати, если мало кабелей, почему витая пара, а не тонкий коаксиал, например?

Под определенный кабель делаю - четыре витых пары. Для полного дуплекса. Я не могу выбрать произвольный, какой хочу.

На худой конец и 500 Мбит сгодится. 1000 - это уж задача максимум)

Сообщение отредактировал RoadRunner - Jul 19 2018, 13:14

[TRILLER]

Если есть хорошие кабеля с разъемами то можно и больше гнать - я передавал/принимал c Virtex5 на 10m по меди 4x 3.125 Gb.

Сердесами без использования рокетов? Круто! В V6 да на 5 метров приходилось приёмо-передатчики чуть ли не врукопашную подстраивать. Правда там было 6,25..

[RoadRunner]

Приветствую!
Если есть хорошие кабеля с разъемами то можно и больше гнать - я передавал/принимал c Virtex5 на 10m по меди 4x 3.125 Gb.

А хороший кабель - это какой?

[RobFPGA]

Приветствую!

Сердесами без использования рокетов? ...

Нее.. я не такой мазохист - это был обычный XAUI линк для 10G Ethernet на рокетах как и положено. Но на линке было 4 разъема.

А хороший кабель - это какой?

Смотрите CX4 copper cable.

Удачи! Rob.

[blackfin]

А хороший кабель - это какой?

Category 8?

[Volkov]

Всем доброго времени суток.

Собственно, нужно наладить прием/передачу по LVDS между двумя платами с Cyclone V. Скорость до 1 Гбит/с, расстояние до 20 метров.

А если эквалайзер поставить на приемной плате, скажем DS16EV5110. А передавать через TMDS Redriver.
.

Можно на суппорте TI поспрашивать как их редрайверы работают на кабель 20м.

Приветствую!
Если есть хорошие кабеля с разъемами то можно и больше гнать - я передавал/принимал c Virtex5 на 10m по меди 4x 3.125 Gb.

Удачи! Rob

Хороший кабель + хороший драйвер и приемник. Вы же не LVDS c Virtex5 гнали. Что бы передавать на 20м, нужно развязать по DC, соответственно и 8/10b кодирование. И эквалайзер, у вас был на Virtex5, и приемфазисыЮ с деемпфазисами.

[AVR]

Если есть хорошие кабеля с разъемами то можно и больше гнать - я передавал/принимал c Virtex5 на 10m по меди 4x 3.125 Gb.

Присоединяюсь к вопросу предыдущего комментария: какие хитрости и дополнительные навороты использовались для достижения подобного результата? И можно ли просто выдавая сигнал на дифпару получить гиг на 20 метров? Без предыскажений, без эквалайзеров, без самосинхронизирующих кодирований и т.п.? А то ведь XAUI много чего в себе наворачивает...

[Leka]

И можно ли просто выдавая сигнал на дифпару получить гиг на 20 метров? Без предыскажений, без эквалайзеров, без самосинхронизирующих кодирований и т.п.?

1 Гбит/сек, это 500МГц полоса. Посмотреть АЧХ 20м кабеля, тогда можно сказать, получится или нет.
А так даже Циклон-4-Е справится, у него очень приличные LVDS-приемники.
Но специальное кодирование все-равно понадобится, как и пассивные фильтры на входе/выходе.

Сообщение отредактировал Leka - Jul 19 2018, 14:52

[blackfin]

1 Гбит/сек, это 500МГц полоса.

Это ещё почему?

[Leka]

1нс полупериод.

[blackfin]

1нс полупериод.

Полупериод чего???

[Leka]

NRZ (и тп) сигнала.

[blackfin]

NRZ (и тп) сигнала.

Может, все-таки клока?

[RobFPGA]

Приветствую!

Присоединяюсь к вопросу предыдущего комментария: какие хитрости и дополнительные навороты использовались для достижения подобного результата? И можно ли просто выдавая сигнал на дифпару получить гиг на 20 метров? Без предыскажений, без эквалайзеров, без самосинхронизирующих кодирований и т.п.? А то ведь XAUI много чего в себе наворачивает...

Я же писал - использовал Virtex5 MGT трансивер входы/выходы которого через разделительные кондеры напрямую цеплялись на кабель. Вернее цепочка была такая -
FPGA MGT -> VPX - > VPX rear transition board -> CX4 -> внешний CX4 -> CX4 кабель 10м -> ...
Внутри к MGT цеплялась XAUI корка для 10G Ethernet. Но это не принципиально, так как туда же прикручивалось для тестов и Aurora и SRIO.

Для 1G тоже так можно - к трансиверу подключить SFP, воткнуть туда direct attach copper cable, к трансиверу прикрутить что типа Aurora и будет Вам и синхронизация и кодирование и передача данных. Только геморроя с "ловлей блох" не будет Да и на оптику перейти легко если приспичит.

Удачи! Rob.

[warrior-2001]

Если речь все же вести о скоростных приемопередатчиках, то тут конечно оптика выигрывает.
Опыт приема клока из потока конечно же есть. Много проектов таких, и на 3,125 Гб/с на линию и на 8,5 Гб/с на линию и вот сейчас 15,5 Гб/с на линию делаем. И таких линий 8 штук в параллель. И работать будет, если разводка по плате правильная и оптика тянет.
ВОТ только НЕ зря я спрашивал вас о тактировании. Если на приемных платах вообще НЕТ генераторов, то дело плохо. Ведь для тактирования трансиверов нужен стабильный клок на момент загрузки прошивки! Иначе дела не будет.
И стандартное решение тут одно - одинаковые генераторы на всех платах и передача данных через трансиверы с восстановлением клока из потока и запасом в передаче данных (тоесть протокол с самосинхронизацией по типу Fiber Channel).
Как-то так.

[Leka]

Может, все-таки клока?

Нет. Виртуальный клок (связанный с отчетами) будет 1ГГц, если по одному фронту.
А реальный клок зависит от конкретной реализации.

[RoadRunner]

А если эквалайзер поставить на приемной плате, скажем DS16EV5110. А передавать через TMDS Redriver.

Про эквалайзеры я как-то запамятовал. Хорошо, что напомнили. Но скорее всего придется обходиться средствами ПЛИС и минимальной аналоговой обвязкой. Может кстати фильтры аналоговые поставить. Насколько я понимаю, аквалайзинг же тоже аналоговая фильтрация, просто с примочками еще какими-нибудь. Так они АЧХ линии и выправляют.

А так платы с жесткими требованиями по размерам и энергопотреблению. Т.е. всякие дополнительные микросхемы, особенно габаритные и жрущие, не приветствуются)) По этой еще причине вариант с трансивером проигрывает: микросхемы cyclone v с трансиверами по размеру больше.

ВОТ только НЕ зря я спрашивал вас о тактировании. Если на приемных платах вообще НЕТ генераторов, то дело плохо. Ведь для тактирования трансиверов нужен стабильный клок на момент загрузки прошивки! Иначе дела не будет.
И стандартное решение тут одно - одинаковые генераторы на всех платах и передача данных через трансиверы с восстановлением клока из потока и запасом в передаче данных (то есть протокол с самосинхронизацией по типу Fiber Channel).

Не, собственные генераторы на всех платах разумеется есть, что приемных, что передающих. Они(платы) вообще все одинаковые будут приемо-передатчики. Только эти генераторы должны еще синхронность работы АЦП обеспечить, поэтому не должны уплывать друг относительно друга по частоте. Точные цифры допустимого рассинхрона сейчас не помню, завтра напишу. А на Fiber Channel надо глянуть, спасибо.

[Volkov]

Про эквалайзеры я как-то запамятовал. Хорошо, что напомнили. Но скорее всего придется обходиться средствами ПЛИС и минимальной аналоговой обвязкой. Может кстати фильтры аналоговые поставить. Насколько я понимаю, аквалайзинг же тоже аналоговая фильтрация, просто с примочками еще какими-нибудь. Так они АЧХ линии и выправляют.

А так платы с жесткими требованиями по размерам и энергопотреблению. Т.е. всякие дополнительные микросхемы, особенно габаритные и жрущие, не приветствуются)) По этой еще причине вариант с трансивером проигрывает: микросхемы cyclone v с трансиверами по размеру больше.



Не, собственные генераторы на всех платах разумеется есть, что приемных, что передающих. Они(платы) вообще все одинаковые будут приемо-передатчики. Только эти генераторы должны еще синхронность работы АЦП обеспечить, поэтому не должны уплывать друг относительно друга по частоте. Точные цифры допустимого рассинхрона сейчас не помню, завтра напишу. А на Fiber Channel надо глянуть, спасибо.

Можете еще более упростить себе задачу,хотя не знаю есть ли у Альтеры бесплатное ядро SDI. Поставите пару DS30BA101 -> DS30EA101 и будет вам счастье. Гиг на коаксиальные метров на 100 передадите точно. На витой паре будет хуже, но 20 метров должно пробить.

Хотя, если открыть даташит -
2.5 Gbps, 0-25 meters CAT6 UI 0.35
1.5 Gbps, 0-50 meters CAT6 UI 0.35

2.5 Gbps, 0-110 meters RG59 UI 0.35

[RobFPGA]

Приветствую!

...
А так платы с жесткими требованиями по размерам и энергопотреблению. Т.е. всякие дополнительные микросхемы, особенно габаритные и жрущие, не приветствуются)) По этой еще причине вариант с трансивером проигрывает: микросхемы cyclone v с трансиверами по размеру больше.

Тогда посмотрите еще на чипы типа TI TLK1501 этакий MGT для бед.. экономных У меня линк на них работал на 5 метров по витой паре выдранной из обычного 5cat сетевого кабеля Я тогда ну очень "экономный" был а TI рассылал эти чипы сэмплами на халяву.

Удачи! Rob.

[Volkov]

Приветствую!
Тогда посмотрите еще на чипы типа TI TLK1501 этакий MGT для бед.. экономных У меня линк на них работал на 5 метров по витой паре выдранной из обычного 5cat сетевого кабеля Я тогда ну очень "экономный" был а TI рассылал эти чипы сэмплами на халяву.

Удачи! Rob.

В 2000 -ых MGT то и небыло, а на TLK1501 мы и шпарили гиг на 50 метров. С них на оптику перешли потом.

[Leka]

DS30BA101 -> DS30EA101

По даташитам, у чипов по 45-50мА типового потребления, не слишком ли?

TLK1501

70-100мА типовое потребление.

[dtmf73]

Добрый день.

Есть решение - CoaXPress.
EQCO62R20.
Supports distance up to 212m @ 1.25Gbps over RG11 Coax.

[RoadRunner]

Можете еще более упростить себе задачу,хотя не знаю есть ли у Альтеры бесплатное ядро SDI.

А SDI зачем? Может просто с сериализатора ПЛИС по диф.выходу подать и все. Он (эквалайзер) уже характеристики линии передачи улучшит. Так-то привлекательное решение, особенно если учесть, что эти эквалайзеры можно просто добавить к стандартному решению в случае чего.

По даташитам, у чипов по 45-50мА типового потребления, не слишком ли?

Да, многовато конечно. Хотя у меня текущая версия платы около 1 Ватта жрет) Но именно поэтому щас и ломаю голову, как уменьшить, где урезать. А тут на прием-передачу сразу около 0,25 Вт тогда уйдет только на эквалайзеры. Но как дополнительное улучшение, если позволит энергобюджет, очень заманчиво.

[blackfin]

Собственно, нужно наладить прием/передачу по LVDS между двумя платами с Cyclone V. Скорость до 1 Гбит/с, расстояние до 20 метров.

Вы бы хотя бы указали, что за Cyclone V на ваших платах? Там же три варианта этих Cyclone V: Cyclone V E, Cyclone V GX и Cyclone V GT.

Может, у вашего Cyclone V есть не занятый PCIe, а вы тут внешние трансиверы сочиняете..

[RoadRunner]

Вы бы хотя бы указали, что Cyclone V на ваших платах? Там же три варианта этих Cyclone V: Cyclone V E, Cyclone V GX и Cyclone V GT.

Так я и думаю, какой поставить Пока еще никакого нет. Пока вообще все на Blackfin пашет.

А в плане PCIe.. я конечно с ним не работал и наверняка чего-то не знаю, но он у меня ассоциируется с чем-то большим и распараллеленным типа слота в системном блоке под видеокарту А у меня то тут четыре витые пары на прием/передачу и плата с пол спичечного коробка) Ну короче, я вообще себе это не представляю)

Сообщение отредактировал RoadRunner - Jul 20 2018, 09:02

[blackfin]

Так я и думаю, какой поставить Пока еще никакого нет.

А в плане PCIe.. он у меня ассоциируется с чем-то большим и распараллеленным типа слота в системном блоке под видеокарту А у меня то тут четыре витые пары на прием/передачу и плата с пол спичечного коробка)

Так может, пора уже познакомиться?

Key Transceiver Features:
...
embedded PCIe Gen1 (2.5 Gbps) and Gen2 (5 Gbps) hard intellectual property (IP) to support PCI-SIG® compliant x1, x2, or x4 endpoint or rootport applications
...

Кабельные спецификации PCI Express позволяют доводить длину одного соединения до десятков метров, что делает возможным создание ЭВМ, периферийные устройства которой находятся на значительном удалении.

[RobFPGA]

Приветствую!

Так я и думаю, какой поставить Пока еще никакого нет. Пока вообще все на Blackfin пашет.

А в плане PCIe.. я конечно с ним не работал и наверняка чего-то не знаю, но он у меня ассоциируется с чем-то большим и распараллеленным типа слота в системном блоке под видеокарту А у меня то тут четыре витые пары на прием/передачу и плата с пол спичечного коробка) Ну короче, я вообще себе это не представляю)

А у Вас и вариантов то всего 2 - либо классический LVDS минимум 3-4 пары (клок и 2x500 Mb или 3х333) или гигабитный линк с внешним (типа TLK) либо внутренним в FPGA трансмиттером.

В первом случае для "экономного" варианта можно попробовать hdmi кабель с разъемами использовать - как раз 4 пары .

Удачи! Rob.

[blackfin]

... либо классический LVDS минимум 3-4 пары (клок и 2x500 Mb или 3х333) ..

ТС желал полный дуплекс, а потому 2 клока и 2х2х500 Mb..

Под определенный кабель делаю - четыре витых пары. Для полного дуплекса.

[RoadRunner]

Так может, пора уже познакомиться?

Я только не понял, за счет чего он позволяет достичь существенно больших скоростей, чем обычный LVDS по той же витой паре?

[RobFPGA]

Приветствую

ТС желал полный дуплекс, а потому 2 клока и 2х2х500 Mb..

Второй клок не обязателен - от одного прекрасно работает.
У меня был проект Clk,1x500 в одну сторону и 2x500 в другую.
Удачи! Rob.

[blackfin]

Я только не понял, за счет чего он позволяет достичь существенно больших скоростей, чем обычный LVDS по той же витой паре?

За счет того, что клок внутри данных. Ну и плюс всякие CRC, эквалайзеры и проч.

[RoadRunner]

За счет того, что клок внутри данных. Ну и плюс всякие ЕСС, эквалайзеры и проч.

Так я правильно понимаю, что это тот же самый альтеровский встроенный в cyclone трансивер просто для протокола PCI? Там тоже клок с данными замешивается, кодирования делаются т.д.

Может, у вашего Cyclone V есть не занятый PCIe, а вы тут внешние трансиверы сочиняете.. biggrin.gif

Я внутренние встроенные альтеровские блоки имел ввиду, когда писал dedicated tranceiver в первом посте. Не внешние микросхемы.

Сообщение отредактировал RoadRunner - Jul 20 2018, 10:11

[blackfin]

Так я правильно понимаю, что это тот же самый альтеровский встроенный в cyclone трансивер просто для протокола PCIe?

Да.

Я внутренние встроенные альтеровские блоки имел ввиду, когда писал dedicated tranceiver в первом посте. Не внешние микросхемы.

У Cyclone V E нет встроенных гигабитных трансиверов, поэтому вам и начали советовать внешние.

[Leka]

текущая версия платы около 1 Ватта жрет

На BlackFin? Откуда столько?

Если потребление было бы в несколько раз меньше (например, 200мВт),
тогда имеет смысл попробовать реализовать 0,5...1Гбит/сек внутренними средствами небольшой ПЛИС,
без внешних PHY, чтобы сохранить малое потребление.



Я несколько раз использовал LVDS приемники Циклона-4-е для реализации встроенного осциллографа - в целях отладки дизайна. Данные с LVDS входа стробируются с частотой ~~ 450МГц*8=3,6ГГц, далее обрабатываются, строится картинка, и выводится на SVGA. 500МГц сигналы наблюдаются без проблем. Общее потребление не превышает 200мВт.
Поэтому и не считаю неразрешимой задачу передачи 1Гбит/сек через обычные LVDS-приемопередатчики дешевых ПЛИС. Но как ведет себя 20м витая пара - понятия не имею.

[RoadRunner]

На BlackFin? Откуда столько?

Так там еще внешняя память SDRAM к нему, Ethernet-коммутатор, АЦП. Один коммутатор только греется как кипятильник и жрет соответственно.

Не знаю, правда, сколько будет жрать ПЛИС с почти гигабитным трансивером, пусть и встроенным. Но пока прихожу к выводу, что стоит эту версию попробовать. Помучаю Custom PHY с требуемым кабелем, посмотрю, что получится. О результатах отпишусь. Всем спасибо за соображения.

Если потребление было бы в несколько раз меньше (например, 200мВт),
тогда имеет смысл попробовать реализовать 0,5...1Гбит/сек внутренними средствами небольшой ПЛИС,
без внешних PHY, чтобы сохранить малое потребление.

Да, я и хочу только ПЛИС и АЦП оставить. Так в идеале по энергопотреблению и должно получиться. А основной вопрос сейчас: можно ли обойтись тупо SerDes-ом или придется юзать трансивер с его примочками. Использование трансивера конечно несколько сужает выбор микросхем. Может даже Cyclone IV придется взять, т.к. у пятых со встроенными трансиверами корпуса больно большие.

Я несколько раз использовал LVDS приемники Циклона-4-е для реализации встроенного осциллографа - в целях отладки дизайна. Данные с LVDS входа стробируются с частотой ~~ 450МГц*8=3,6ГГц, далее обрабатываются, строится картинка, и выводится на SVGA. 500МГц сигналы наблюдаются без проблем. Общее потребление не превышает 200мВт.
Поэтому и не считаю неразрешимой задачу передачи 1Гбит/сек через обычные LVDS-приемопередатчики дешевых ПЛИС. Но как ведет себя 20м витая пара - понятия не имею.

А Вы на ALTLVDS_RX делали или сами на сдвиговых регистрах и PLL? Какая длина LVDS-линии была?

450МГц*8=3,6ГГц

8 - это фактор десериализации? Т.е. по линии 3,6 ГГц шло?

Сообщение отредактировал RoadRunner - Jul 20 2018, 13:58

[Leka]

А Вы на ALTLVDS_RX делали или сами на сдвиговых регистрах и PLL? Какая длина LVDS-линии была?

Сам на сдвиговых регистрах. LVDS-приемник использовался, как аналоговый компаратор (для построения картинки типа глазковой диаграммы и тп), линии там не было. Принимался аналоговый сигнал.

8 - это фактор десериализации? Т.е. по линии 3,6 ГГц шло?

Нет, аналоговый сигнал (наблюдал до ~~ГГц). Те не встроенный логанализатор, а именно осциллограф - для наблюдения повторяющихся аналоговых сигналов.

Витая пара кат 5 только до 100МГц нормируется, а надо 500МГц. Это начиная с кат 6a.
Имхо, имеет смысл сначала исследовать реальный кабель в реальных условиях, а потом принимать решение по схемотехнике.


Сообщение отредактировал Leka - Jul 20 2018, 14:06

[blackfin]

Но как ведет себя 20м витая пара - понятия не имею.

Для 20-ти метрового кабеля 8-й категории (по ссылке выше) затухание на 600 МГц ~ 9.2 дБ. То есть, на выходе кабеля напряжение будет примерно в три раза меньше, чем на входе.

[Leka]

Для 20-ти метрового кабеля 8-й категории (по ссылке выше) затухание на 600 МГц ~ 9.2 дБ. То есть, на выходе кабеля напряжение будет примерно в три раза меньше, чем на входе.

Тогда имеет смысл пробовать. 50..100мВ p-p LVDS-приемнику будет более чем достаточно.

[blackfin]

Может даже Cyclone IV придется взять, т.к. у пятых со встроенными трансиверами корпуса больно большие.

Неужели, и корпуса M301 (11x11 мм), M383 (13x13 мм) кажутся вам "больно большими"?

[RobFPGA]

Приветствую!

...
Витая пара кат 5 только до 100МГц нормируется, а надо 500МГц. Это начиная с кат 6a.
Имхо, имеет смысл сначала исследовать реальный кабель в реальных условиях, а потом принимать решение по схемотехнике.

Вот вот - опять все по новой
Вот хоть и древнее но хоть для начальной оценки сойдет Performance of LVDS With Different Cables
Еще раз IMHO - 20m, 1Gb рабочий линк на одной паре обычных LVDS пинов на Cyclone V не сделаете.

Удачи! Rob.

[blackfin]

Вот хоть и древнее но хоть для начальной оценки сойдет..

А по-моему, не сойдет..

The driver used for this report is the LVDS evaluation module (EVM), equipped with the SN65LVDS31 quadruple line driver. The differential output delivers a typical current of 3.4 mA, which produces a differential voltage magnitude of 340 mV across a 100-Ω load.

Ресивер у них тоже зачетный..

The plot displays two important factors: first, jitter increases with cable length, and second, jitter introduced by the receiver is a
near-linear function of signaling rate (approximately 1 ps per Mbps).

Затухание для кабеля Cable G: (Twin-axial cable, specified up 1 GHz) вообще не указано, хотя он наиболее близкий по параметрам к кабелю 8-й категории.

[RobFPGA]

Приветствую!

А по-моему, не сойдет..

Я ж пердупредил что древнее - если поискать можно найти и это.
И тут смотрят только драйвера и кабель - без учета проблем передатчика/приемника в FPGA.

Удачи! Rob.

[blackfin]

И тут смотрят только драйвера и кабель - без учета проблем передатчика/приемника в FPGA.

Можно, кстати, глянуть в сторону BLVDS: AN522.

Судя по Figure 23, 500 Mbs вполне пролезет..

[RoadRunner]

Неужели, и корпуса M301 (11x11 мм), M383 (13x13 мм) кажутся вам "больно большими"?

11x11 может и втисну) Но лучше с запасом взять: там ширина всей платы то максимум 15 мм должна быть. У четвертого циклона видел 8x8 мм. Вот это было бы идеально.

[blackfin]

У четвертого циклона видел 8x8 мм. Вот это было бы идеально.

Десятый циклон тоже есть в таком корпусе: 10CL016YM164I7G + LVDS

К тому же, он дешевле четвертого циклона..

А если всё же нужен честный гигабит, то есть мелкие Артиксы: XC7A15T-2CPG236I
[attachment=113650:ArtixLVDS.jpg]

И даже Спартаны: XC7S15-2CPGA196I..

[prostoRoman]

Можно, кстати, глянуть в сторону BLVDS: AN522.

Судя по Figure 23, 500 Mbs вполне пролезет..

немного оффтоп.
Что-то они там интересно рисуют...

Ответвления и Rs надо бы местами поменять...

[a123-flex]

Вы бы хотя бы указали, что за Cyclone V на ваших платах? Там же три варианта этих Cyclone V: Cyclone V E, Cyclone V GX и Cyclone V GT.

Может, у вашего Cyclone V есть не занятый PCIe, а вы тут внешние трансиверы сочиняете..

Я извиняюсь, тк с PCIe сам не работал, но разве для работы PCIe не необходим root ? Имхо в системе ТС его сейчас нет, и вводить его может быть неудобно ?

[blackfin]

Я извиняюсь, тк с PCIe сам не работал, но разве для работы PCIe не необходим root ? Имхо в системе ТС его сейчас нет, и вводить его может быть неудобно ?

Да, Root необходим. Но ТС указал, что на приемной стороне тоже стоит ПЛИС (см, название темы). А раз так, то ничто не мешает на приемной стороне сконфигурировать модуль PCIe в режиме Root.

All Artix-7, Kintex-7, and Virtex-7 devices include at least one integrated block for PCI Express technology that can be configured as an Endpoint or Root Port, compliant to the PCI Express Base Specification Revision 2.1 or 3.0. The Root Port can be used to build the basis for a compatible Root Complex, to allow custom FPGA-to-FPGA communication via the PCI Express protocol.

[RoadRunner]

Вопрос еще вот какой возник. Какая задержка передачи и приема у встроенных в ПЛИС трансиверов, кто-нибудь измерял?

Сообщение отредактировал RoadRunner - Jul 23 2018, 08:11

[RobFPGA]

Приветствую!

Вопрос еще вот какой возник. Какая задержка передачи и приема у встроенных в ПЛИС трансиверов, кто-нибудь измерял?

В даташитах на конкретное семейство должно быть указаны значения latency трансиверов для разных режимов работы. Если грубо - 30-80 нс.
Удачи! Rob.

[a123-flex]

Да, Root необходим. Но ТС указал, что на приемной стороне тоже стоит ПЛИС (см, название темы). А раз так, то ничто не мешает на приемной стороне сконфигурировать модуль PCIe в режиме Root.

я еще раз извиняюсь, а разве этому root-у не нужно x86 или большой arm или другой проц, чтобы его сконфигурировать ?

мне почему то всегда казалось, что pcie устроен так - root порт находится в чипсете или проце, и сеть конфигурируется им - происходит назначение адресов (для этого соответственно проц должен иметь соотв. драйвер) а дальше уже от этого root растет дерево слейвов и коммутаторов, я не прав ?

All Artix-7, Kintex-7, and Virtex-7 devices include at least one integrated block for PCI Express technology that can be configured as an Endpoint or Root Port, compliant to the PCI Express Base Specification Revision 2.1 or 3.0. The Root Port can be used to build the basis for a compatible Root Complex, to allow custom FPGA-to-FPGA communication via the PCI Express protocol.

эту цитату следует понимать так, что воопще ничего больше для организации обмена не нужно - типа конфигурацию сети и раздачу адресов Root Port делает сам ?

[AVR]

За счет того, что клок внутри данных. Ну и плюс всякие CRC, эквалайзеры и проч.

ТС может задействовать обычные MGT с примерно такими же параметрами, зачем ему PCI-E протокол сверху? И что, в PCI-E 4.0 появились эквалайзеры? Потому что в 3.0, если я ничего не путаю, их нет.

я еще раз извиняюсь, а разве этому root-у не нужна одноплатка или большой arm или любой другой проц, чтобы его сконфигурировать ?

А зачем? Вполне может прикинуться, просто повторяя протокол. И без всяких процов и ОСей и их драйверов. Мне он (протокол) не кажется сложным, тут на форуме были умельцы которые это пытались. Хотя конечно, повозиться там будет с чем. Но... но зачем?

[a123-flex]

А зачем? Вполне может прикинуться, просто повторяя протокол. И без всяких процов и ОСей и их драйверов. Мне он (протокол) не кажется сложным, тут на форуме были умельцы которые это пытались. Хотя конечно, повозиться там будет с чем. Но... но зачем?

имхо Дмитрий Смехов это делал, и при том что он прекрасный программист, он выложил свой проект в open.
Дабы там очень много мегабайт исходников было. Если я все правильно понял.

[RobFPGA]

Приветствую!

я еще раз извиняюсь, а разве этому root-у не нужно x86 или большой arm или любой другой проц, чтобы его сконфигурировать ?

Root можно скофигурировать обычным FSM ну или мелким PicoBlaze или MicroBlaze контролером.

ТС может задействовать обычные MGT с примерно такими же параметрами, зачем ему PCI-E протокол сверху? И что, в PCI-E 4.0 появились эквалайзеры? Потому что в 3.0, если я ничего не путаю, их нет.

TC пока сам не знает какую "физику" выбрать - а о протокольном уровне народ просто обсуждает по принципу "слышал звон .." Ну или как в анекдоте о ремонте машины на площади ...

Удачи! Rob.

[a123-flex]

Root можно скофигурировать обычным FSM

а нигде на opencores etc нет ничего такого на посмотреть готового ?
или может у хилых есть такая корка, как она называется ?

[AVR]

имхо Дмитрий Смехов это делал, и при том что он прекрасный программист, он выложил свой проект в open.
Дабы там очень много мегабайт исходников было. Если я все правильно понял.

В книге по PCI-E я видел такую фигу, что всё сводится к серии несложных настроечных пакетов, конфигурирования. Не знаю, может на уровне USB, хотя с USB дел иметь настолько плотно не приходилось. Но не понимаю, откуда там мегабайтам взяться. Согласен с теми, кто пишет про простой FSM или простенький soft-CPU чтобы всё настроить.

Ну, что тут обсуждать, смысла привязываться к сложному стандарту, а у ТС точка-точка между своими балалайками, я особо не вижу.