Необычный падстек для 4-х слойной платы, Какие могут быть проблемы? Опции

[v_mirgorodsky]

Мы собираемся изготовить ПП со следующим расположением слоев: первый - сигнальный, второй - полигон земли, третий - сигнальный, четвертый - полигон питания. Толщина диэлектрика между первым и вторым слоем - 0.125 мм, между вторым и третьим слоем - 5 мм, между третьим и четвертым слоем - 1.25 мм. Таким образом получаем два сигнальных слоя для разводки высокоскоростных сигнальных дорожек, а блокировочные конденсаторы под BGA корпусами не мешают разводке. На плате очень ограниченных габаритов собираются быть размещены две FPGA в FG256 корпусах, два корпуса 32-разрядной SDR SDRAM, плюс еще десятка полтора вспомогательных чипов.

Наш изготовитель говорит, что такая раскладка несколько не стандартна, однако изготовить плату с таким падстеком они могут.

Какие могут быть проблемы с таким расположением слоев? Могут ли температурные деформации привести к разрушению проводников на плате?

P.S. Прошу ответить на вопросы, по возможности, по существу с аргументацией точки зрения. Я осознаю, что данное решение может иметь недостатки и хочу понять насколько они существенны.

P.P.S. При наборе оригинального сообщения вкралась досадная ошибка - между вторым и третьим слоем расстояние составляет 5 mil, что соответствует ~0.125 мм Досадная неточность

Сообщение отредактировал v_mirgorodsky - Apr 21 2006, 11:29

[Владимир]

http://pcad.ru/forum/32689/
Вроде там обсуждалось

[v_mirgorodsky]

Угу, обсуждалось, однако никаких дельных ответов сформулировано не было

Единственное возражение там замеченное было о "вертолетности" платы, однако мы собираемся залить все неиспользуемые площади полигонами. Это должно убрать предпосылки к появлению "вертолетности".

Есть ли еще какие-нибудь серьезные причины не делать такой падстек?

[Jul]

Стесняюсь спросить, и какая же общая толщина платы получается (с учетом толщины слоев и диэлектрика между ними) ? И какие в вашем проекте заложены переходные отверстия ?

[Zeroom]

Каким образом вам скомпонуют слои? Две заготовки и между ними препрег или одна заготовка два препрега? И каковы габариты платы?

[bms]

Мы собираемся изготовить ПП со следующим расположением слоев: первый - сигнальный, второй - полигон земли, третий - сигнальный, четвертый - полигон питания. Толщина диэлектрика между первым и вторым слоем - 0.125 мм, между вторым и третьим слоем - 5 мм, между третьим и четвертым слоем - 1.25 мм. Таким образом получаем два сигнальных слоя для разводки высокоскоростных сигнальных дорожек, а блокировочные конденсаторы под BGA корпусами не мешают разводке. На плате очень ограниченных габаритов собираются быть размещены две FPGA в FG256 корпусах, два корпуса 32-разрядной SDR SDRAM, плюс еще десятка полтора вспомогательных чипов.

Наш изготовитель говорит, что такая раскладка несколько не стандартна, однако изготовить плату с таким падстеком они могут.

Какие могут быть проблемы с таким расположением слоев? Могут ли температурные деформации привести к разрушению проводников на плате?

P.S. Прошу ответить на вопросы, по возможности, по существу с аргументацией точки зрения. Я осознаю, что данное решение может иметь недостатки и хочу понять насколько они существенны.

структура действительно оригинальная...
не совсем понятно зачем Вы между слоями питания размещаете сигнальные слои? В такой структуре заложены следующие неприятности:

1. Сигнальные трассы становятся Вам недоступны и если что - Вы не сможете их подкорректировать скальпелем
2. Слои питания разнесены и уже не работают как высокочастотный конденсатор.
3. Конденсаторы которые Вы хотите разместить под BGA... дак ведь между слоями питания у Вас получается 5+1,25=6,25 мм... это знаете ли многовато для ВЧ-дизайна, паразитная индуктивность убъёт Вам все полезные свойства конденсаторов на высоких частотах, они просто не будут там работать. Лучше разместить конденсаторы не под BGA, а рядом, но чтоб планы питания были к ним поближе, тогда суммарная паразитная индуктивность будет МЕНЬШЕ чем то, что Вы предлагаете, ибо сплошной план имеет ОЧЕНЬ низкую индуктивность. Паразит в этом случае определяться только индуктивностью поключения конденсатора к планама (т.е. расстоянием от планов до конденсатора). Индуктивность плана будет много меньше индуктивности соединений с конденсатором. Т.е. формально расстояние от конденсатора до BGA получается больше, но при этом паразитная индуктивность будет МЕНЬШЕ (!) - вот такой вот, казалось бы, парадокс

Т.е. если бы Вы сделали всё классически и при этом слои питания расположили по соседству и как можно ближе друг к другу, всех этих проблем у Вас бы не было.

1-слой - сигналы
2-слой - земля
3-слой - питание
4-слой - сигналы

- на мой взгляд всё-таки лучше сделать так.

[v_mirgorodsky]

2 Jul:
Общая толщина платы получается порядка 1.5 мм, переходные отверстия - 0.2 мм отверстие и 0.4 мм - поясок в пределах BGA корпусов и 0.3/0.5 в других областях. На внутренних слоях неподключенные пояски мы собираемся удалить для большей целостности полигонов.

2 Zeroom: Не знаю, производитель китайский, плату в таком падстеке изготовить берется. Остальное для меня несущественно. Габариты платы - 120 x 50 мм.

[bms]

2 Jul:
Общая толщина платы получается порядка 1.5 мм, переходные отверстия - 0.2 мм отверстие и 0.4 мм - поясок в пределах BGA корпусов и 0.3/0.5 в других областях. На внутренних слоях неподключенные пояски мы собираемся удалить для большей целостности полигонов.

2 Zeroom: Не знаю, производитель китайский, плату в таком падстеке изготовить берется. Остальное для меня несущественно. Габариты платы - 120 x 50 мм.

чё-то не сходятся никак у меня Ваши цифры (относительно толщины платы)
ну да пёс с ними, Вам видней

[v_mirgorodsky]

Мы собираемся изготовить ПП со следующим расположением слоев: первый - сигнальный, второй - полигон земли, третий - сигнальный, четвертый - полигон питания. Толщина диэлектрика между первым и вторым слоем - 0.125 мм, между вторым и третьим слоем - 5 мм, между третьим и четвертым слоем - 1.25 мм. Таким образом получаем два сигнальных слоя для разводки высокоскоростных сигнальных дорожек, а блокировочные конденсаторы под BGA корпусами не мешают разводке. На плате очень ограниченных габаритов собираются быть размещены две FPGA в FG256 корпусах, два корпуса 32-разрядной SDR SDRAM, плюс еще десятка полтора вспомогательных чипов.

Наш изготовитель говорит, что такая раскладка несколько не стандартна, однако изготовить плату с таким падстеком они могут.

Какие могут быть проблемы с таким расположением слоев? Могут ли температурные деформации привести к разрушению проводников на плате?

P.S. Прошу ответить на вопросы, по возможности, по существу с аргументацией точки зрения. Я осознаю, что данное решение может иметь недостатки и хочу понять насколько они существенны.

структура действительно оригинальная...
не совсем понятно зачем Вы между слоями питания размещаете сигнальные слои? В такой структуре заложены следующие неприятности:

1. Сигнальные трассы становятся Вам недоступны и если что - Вы не сможете их подкорректировать скальпелем
2. Слои питания разнесены и уже не работают как высокочастотный конденсатор.

Для работы полигонов питания как ВЧ конденсатора имеет значение расстояние между слоями. В нашем случае расстояние между полигонами питания на 0.125 мм больше, что составляет ~10% по сравнению с классическим расположением слоев, приведенным в Вашем посте.

3. Конденсаторы которые Вы хотите разместить под BGA... дак ведь между слоями питания у Вас получается 5+1,25=6,25 мм... это знаете ли многовато для ВЧ-дизайна, паразитная индуктивность убъёт Вам все полезные свойства конденсаторов на высоких частотах, они просто не будут там работать.

Ну, здесь все верно, за исключением общей толщины платы Общая толщина платы в нашем случае составляет около 1.5 мм, 5 - это милы

Лучше разместить конденсаторы не под BGA, а рядом, но чтоб планы питания были к ним поближе, тогда суммарная паразитная индуктивность будет МЕНЬШЕ чем то, что Вы предлагаете, ибо сплошной план имеет ОЧЕНЬ низкую индуктивность. Паразит в этом случае определяться только индуктивностью поключения конденсатора к планама (т.е. расстоянием от планов до конденсатора). Индуктивность плана будет много меньше индуктивности соединений с конденсатором. Т.е. формально расстояние от конденсатора до BGA получается больше, но при этом паразитная индуктивность будет МЕНЬШЕ (!) - вот такой вот, казалось бы, парадокс

При размещении 0402 конденсатора непосредственно под выводами BGA обеспечивается минимально достижимая индуктивность между конденсатором и выводом питания. Расходы на подключение конденсатора к полигону питания и в одном и во втором случае практически идентичны. В нашем случае даже немного лучше, так как соединение с полигоном питания осуществляется без использования "лишнего" переходного отверстия.

Т.е. если бы Вы сделали всё классически и при этом слои питания расположили по соседству и как можно ближе друг к другу, всех этих проблем у Вас бы не было.

1-слой - сигналы
2-слой - земля
3-слой - питание
4-слой - сигналы

- на мой взгляд всё-таки лучше сделать так.

Расстояние между 2-ым и 3-им слоями составляет 1.25 мм, при толщине платы 1.5 мм. А это уже на ВЧ не такой хороший конденсатор

[Владимир]

Не проще ли 6-слойку заложить, и водить скоростные линии проще, да и стандартная плата дешевле обойдется

[v_mirgorodsky]

Наш изготовитель дал идентичные цены на плату со стандартным падстеком и на этот падстек, потому шестислойная плата будет значительно дороже

[Nixon]

Вова, мы такое делали для EPP, там тоже верхний слой диэлектрика был нестандартный (~1mm, для фрезерования). Никаких особых ухищрений против "вертолетности" не делали - все работает отлично и так. Размер только был 115x100mm и шестислойка. Основной геморрой состоял в объяснении китайцам, что мы хотим

[v_mirgorodsky]

Вова, мы такое делали для EPP, там тоже верхний слой диэлектрика был нестандартный (~1mm, для фрезерования). Никаких особых ухищрений против "вертолетности" не делали - все работает отлично и так. Размер только был 115x100mm и шестислойка. Основной геморрой состоял в объяснении китайцам, что мы хотим

Пасибо, успокоил В принципе, мы уже во многих местах узнавали, никто не дает никаких серьезных причин этого не делать. Все говорят что нестандартно, а раз нестандартно, то есть вероятность проблем. Короче, выглядит так, что надо все проверять на реальном железе

[PCBtech]

Какие могут быть проблемы с таким расположением слоев? Могут ли температурные деформации привести к разрушению проводников на плате?

С технологической точки зрения - никаких проблем в изготовлении ПП с такой структурой нет.
Проблемы могут возникнуть с преобразованием файлов на производстве, в случае, если слой Bottom у вас выполнен как негативный. Тут надо очень аккуратно с производителем договориться, чтобы они поняли все как надо.