реклама на сайте
подробности
 
 Wiki Wiki  Photo Photo  Forum Forum  Reviews Reviews  Help (!) Help (!)
 
 
 Reply to this topicStart new topic
> Проблема с Cylcone, переход от CPLD к FPGA
IC-Lab.RU
сообщение Oct 20 2006, 09:14
Сообщение #1





Группа: Новичок
Сообщений: 3
Регистрация: 13-08-05
Пользователь №: 7 597
Есть проект который отлично работает на CPLD MAX3000.
Суть проекта это прием и передача данных через ком порт компьютера по rs-232.

После Перехода с EPM3064 на Cyclone проект перестал работать, при отсылки данных с компьютера Cyclone принимает данные с ошибками (примерно 10 ошибок из 10000 байт он принимает не правильно)

Частота Внешнего генератора 14,7456. Ошибки не зависят от скорости передачи.

Перепробовали почти все и не помогает sad.gif

Сообщение отредактировал IC-Lab.RU - Oct 20 2006, 09:18
Go to the top of the page
 
+Quote Post
PAB
сообщение Oct 20 2006, 09:44
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 86
Регистрация: 3-05-06
Пользователь №: 16 717
Возможно, вы назначаете пины с несовместимым стандартом.
Go to the top of the page
 
+Quote Post
Gate
сообщение Oct 20 2006, 10:39
Сообщение #3


Знающий
****

Группа: Свой
Сообщений: 859
Регистрация: 7-04-05
Из: Санкт-Петербург
Пользователь №: 3 943
Вероятно:
1. Метастабильнось на входных пинах, т.к. входной сигнал асинхронен по отношению к клоку. Ставьте двухтриггерную цепочку на асинхр. входы.
Менее вероятно:
2. Изменились output и input задержки, если Вы их не обконстрейнили.
3. В дизайне есть асинхронность. При переходе от CPLD к FPGA это проявилось во всей красе.
Попробуйте изменить частоту кварца. Хотя 14 Мгц для циклона это очень мало - трудно написать даже асинхронный дизайн, который бы не работал на такой частоте (70нс это цепочка из 30-50 LUT).


--------------------
"Человек - это существо, которое охотнее всего рассуждает о том, в чем меньше всего разбирается." (с) С.Лем
Go to the top of the page
 
+Quote Post
sazh
сообщение Oct 20 2006, 14:35
Сообщение #4


Гуру
******

Группа: Свой
Сообщений: 2 435
Регистрация: 6-10-04
Из: Петербург
Пользователь №: 804
Я думал, тема закрыта. Сейчас посмотрел Ваше описание, вроде все верно. Но моделировать такое описание нужно тщательно. Вы все case описали. Настораживает, что Вы игнорируете стоповый бит.
Наверно данные на выход надо перезаписывать на середине стопового бита, если он в этот момент времени равен1. Если 0, то ошибка кадрирования. Во всяком случае это явно поможет определиться, где сбоит. В приемнике или в передатчике.
Go to the top of the page
 
+Quote Post
IC-Lab.RU
сообщение Oct 20 2006, 16:03
Сообщение #5





Группа: Новичок
Сообщений: 3
Регистрация: 13-08-05
Пользователь №: 7 597
Да дело в том что проект правильный 100 %
Сбоит именно приемник....
Go to the top of the page
 
+Quote Post
sazh
сообщение Oct 20 2006, 17:36
Сообщение #6


Гуру
******

Группа: Свой
Сообщений: 2 435
Регистрация: 6-10-04
Из: Петербург
Пользователь №: 804
Чудес не бывает. Все, что работает на одной частоте в CPLD, работает и в FPGA. И нет необходимости работать то по одному фронту, то по другому.
Вот мой проект приемника. Собран с миру по нитке. Но в железе не проверял.
Прикрепленные файлы
Прикрепленный файл  rxd_232.zip ( 225.81 килобайт ) Кол-во скачиваний: 76
 
Go to the top of the page
 
+Quote Post
EvgenyNik
сообщение Oct 24 2006, 06:17
Сообщение #7


Знающий
****

Группа: Свой
Сообщений: 597
Регистрация: 24-05-06
Из: г. Чебоксары
Пользователь №: 17 402
А в проекте применяются ячейки типа LCELL? В Циклоне они работают не так, как в МАКС3000, особенно, если в цепочке их более 1 элемента.


--------------------
Почему разработчики систем повышенной надёжности плохо справляются с простыми проектами? :)
Go to the top of the page
 
+Quote Post
 

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 

RSS Текстовая версия Сейчас: 25th July 2025 - 07:57
Рейтинг@Mail.ru


Страница сгенерированна за 0.01412 секунд с 7
ELECTRONIX ©2004-2016