Проблема с верилогом в алдеке. Опции

[Little_boo]

Возникла проблема.

Захотелось попробовать верилог.
Взял родной ксайлинский xapp 671, и попытался его откомпилить в Aldec ActiveHdl 7.2 1643 и Aldec ActiveHdl 7.2 1643 + SP1, пропатченный затем лекарством из ftp электроникса.
Нихрена не работает.
Актив говорит, что не понимает всех ксилинских примитивов: как- то BUFG, LUT4, и т.п.
Все либы установлены.
Взял тот же ксапп на VHDL, откомпилил собрал - все работает.
Взял ActiveHdl 7.1 на своей старой машине, в нем запустил - все собралось, работает.
Что же получается ActiveHdl 7.2 недоломан для верилога, или просто я что-то не так делаю ?
Блин поставил себе только что 7.1 -ни хрена не работает.
Значит я чтото не так делаю. Народ HELP !!!

[RobFPGA]

Приветствую!

Для правильной компиляции и симуляции в verilog, в отличии от VHDL, надо библиотеки подключать ручками.
Design->seting->compile->verilog->library
Design->seting->simulate->verilog->library
Вроде так - сейчас под пивом память глючит видно времянка нарушилась :-)

Успехов! Rob.

[Little_boo]

URAAAA!!!!