Подключение MicroBlaze к custom logic модулю. Как? Опции

[boulon]

Добрый день

Есть 2 модуля (Микроблэйз и модуль написанный на VHDL). Хотим подключить оба модуля друг к другу в ISE. Хотелось бы узнать как кто подключает. Если используешь стандартный GPIO (сигнал GPIO_IO), то он коммутируется на выходные ноги, тоесть через буфер IOBUF автоматически. Нам же не надо выводить эти сигналы наружу, они оспользуются только для обмена между модулями. Если же подавать сигнал на GPIO_in (используются только сигналы GPIO_in и GPIO_d_out, GPIO_IO отсутствует) то при чтении из регистра функцией XGpio_mGetDataReg всегда читаются 0, хотя туда подается 1. GPIO используется и на вход и на выход (часть битов - входные сигналы, часть - выходные).
Направление задается при инициализации и работает, проверенно на других модулях GPIO.

Помогите разрешить проблему, как прочитать входной сигнал.

Спасибо.

[Burenkov S. A.]

Добрый день

Есть 2 модуля (Микроблэйз и модуль написанный на VHDL). Хотим подключить оба модуля друг к другу в ISE. Хотелось бы узнать как кто подключает. Если используешь стандартный GPIO (сигнал GPIO_IO), то он коммутируется на выходные ноги, тоесть через буфер IOBUF автоматически. Нам же не надо выводить эти сигналы наружу, они оспользуются только для обмена между модулями. Если же подавать сигнал на GPIO_in (используются только сигналы GPIO_in и GPIO_d_out, GPIO_IO отсутствует) то при чтении из регистра функцией XGpio_mGetDataReg всегда читаются 0, хотя туда подается 1. GPIO используется и на вход и на выход (часть битов - входные сигналы, часть - выходные).
Направление задается при инициализации и работает, проверенно на других модулях GPIO.

Помогите разрешить проблему, как прочитать входной сигнал.

Спасибо.

Просто напишите корку - регистр, который работает на сторону MB по OPB, с внешним интерфейсом как у вашего VHDL модуля и подключайтесь к нему... обрашение к кору осуществляется простым чтением и записи по адресам на шине OPB

[boulon]

тоесть я должен сгенерировать кор с внутренним регистором, в моем случае на 16 бит. Потом добавить в этот кор порт для общения с моим модулем (скажем кор называется ip_reg_data_v1.0, после генерации я получаю 2 vhdl файла ip_reg_data.vhd и user_logic.vhd. В ip_reg_data.vhd я добавляю 16 битный порт и тяну его в user_logic модуль где его "подключаю" к внутреннему регистру). Мой модуль же будет через этот порт писать\читать в этот регистр.
Я правильно понимаю?
Когда я делаю так этот дополнительный порт не появляется в этом коре. Что-то надо сделать еще?