MAX+plus II v.10.2. Ошибка в Verilog., Не пойму к чему она относится…. Опции

[Волощенко]

Приветствую всех!
Дорабатываю проект на FLEX10K30A, где PCI-ядро с pci_t32 заменяю на ядро pci_mt32 из библиотеки pci_1_3. До этого иерархия проекта была смешанной, где в центральный файл *.gdf, вводился графический символ ядра, а вся обвязка была в *.v. В принципе, в таком режиме pci_mt32 уже нормально работает как target.
Теперь намерен весь проект написать на Verilog, где главным будет main.v, с вводом ядра pci_mt32 как Verilog-модуля (main.v в приложении). При компиляции получаю следующее сообщение об ошибке:
Error:File c:\max2work\projects\mt32_v_01\main.v: Verilog HDL syntax error: string is too large to be expressed in a 32-bit integer
«Какая-то строка очень большая для выражения 32-разрядным целым». Локализовать место ошибки не удается, всегда указывает на начало первой строки.
Может, кто сталкивался с подобной проблемой. Спасибо за обстоятельный ответ.

Прикрепленные файлы

 main.v ( 3.82 килобайт ) Кол-во скачиваний: 62

 

[Gate]

Скорее всего
parameter TARGET_DEVICE = "EPF10K30AQC240-1";